TWI537960B - 用於三維反及閘快取記憶體之預讀方法及寫入方法 - Google Patents

Description

用於三維反及閘快取記憶體之預讀方法及寫入方法

本發明是有關於一種預讀方法及寫入方法，且特別是有關於一種用於三維反及閘快取記憶體(3D NAND flash memory)之預讀方法及一種寫入方法。

當積體電路中裝置之關鍵尺寸縮小至普通記憶單元技術之極限時，設計者需尋找堆疊多平面之記憶單元的技術以達到較大的儲存容量，且達到每位元(bit)較低成本。

因此，發展出低製造成本三維結構積體電路記憶體，包括可靠度高、且極小之記憶元件且改善與鄰近具有閘極結構之記憶單元之堆疊的處理窗。

本發明係有關於一種用於三維反及閘快取記憶體 (3D NAND flash memory)之預讀方法與寫入方法，其利用於寫入程序前執行預讀程序，以使三維反及閘快取記憶體能夠正確寫入資料。

根據本發明之一方面，提出一種用於三維反及閘快取記憶體之預讀方法。預讀方法包括下列步驟。施加一第一選擇電壓(select voltage)於數個位元線(bit line)之其中之一，以選擇數層之其中之一。施加一第二選擇電壓於數個串列選擇線(string select line)之其中之一，以於已選擇之該層中選擇數個串列之其中之一。已選擇之該串列包括一第一記憶胞(memory cell)、二第二記憶胞及數個第三記憶胞。此些第二記憶胞相鄰於第一記憶胞，且此些第三記憶胞不相鄰於第一記憶胞。經由數個字元線(word lines)，施加一第一導通電壓(pass voltage)於此些第二記憶胞、施加一第二導通電壓於此些第三記憶胞、及施加一讀取電壓(read voltage)於第一記憶胞，以讀取第一記憶胞之一資料。第一導通電壓大於第二導通電壓。

根據本發明之另一方面，提出一種用於三維反及閘快取記憶體之寫入方法。寫入方法包括下列步驟。施加一第一選擇電壓(select voltage)於數個位元線(bit line)之其中之一，以選擇數層之其中之一。施加一第二選擇電壓於數個串列選擇線(string select line)之其中之一，以於已選擇之該層中選擇數個串列之其中之一。已選擇之該串列包括一第一記憶胞(memory cell)、二第二記憶胞及數個第三記憶胞。此些第二記憶胞相鄰於 第一記憶胞，且此些第三記憶胞不相鄰於第一記憶胞。經由數個字元線(word lines)，施加一第一導通電壓(pass voltage)於此些第二記憶胞、施加一第二導通電壓於此些第三記憶胞、及施加一讀取電壓(read voltage)於第一記憶胞，以讀取第一記憶胞之一資料。第一導通電壓大於第二導通電壓。寫入第一記憶胞。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧三維反及閘快取記憶體

BL‧‧‧位元線

C1、C2‧‧‧讀取電壓曲線

CSL‧‧‧共同源極線

GSL‧‧‧接地選擇線

MC1‧‧‧第一記憶胞

MC2‧‧‧第二記憶胞

MC3‧‧‧第三記憶胞

S410、S411、S412、S413、S420‧‧‧流程步驟

SSL‧‧‧串列選擇線

W1、W2‧‧‧窗口

WL‧‧‧字元線

第1圖繪示一三維反及閘快取記憶體(3D NAND flash memory)。

第2圖繪示多階(multi-level cell,MLC)反及閘快取記憶體之四種狀態的示意圖。

第3圖繪示三維反及閘快取記憶體受到干擾(interference)的情況。

第4圖繪示三維反及閘快取記憶體之寫入方法的流程圖。

第5圖繪示已選擇之串列。

第6圖繪示受到干擾之第一記憶胞之兩條讀取電壓曲線。

請參考第1圖，其繪示一三維反及閘快取記憶體(3D NAND flash memory)100。三維反及閘快取記憶體100可以是一 能隙工程矽-氧-氮-氧-矽(BE-SONOS)記憶體。三維反及閘快取記憶體100包括數個位元線(bit lines)BL、數個串列選擇線(string select line)SSL、數個接地選擇線(ground select line)GSL、數個共同源極線(common source line)CSL及數個字元線(word lines)WL。各個位元線BL用以選擇一特定層。各個串列選擇線SSL用以選擇一特定串列。

於第1圖中，可以藉由施加一第一選擇電壓(select voltage)於位元線BL之其中之一，來選擇二層之其中一。於一層中，可以藉由施加一第二選擇電壓於串列選擇線SSL之其中之一，來選擇四個串列之其中一。在一串列中，數個記憶胞(memory cell)可以藉由施加一導通電壓而導通，一記憶胞可以藉由施加一讀取電壓以進行讀取、或者施加一寫入電壓(program voltage)以進行寫入。

請參照第2圖，其繪示多階(multi-level cell,MLC)反及閘快取記憶體之四種狀態的示意圖。在多階反及閘快閃記憶體中，四種狀態可以低分頁(low page)及高分頁(high page)來表示。舉例來說，若低分頁位元為「0」且高分頁位元為「1」，則為狀態「10」。若低分頁位元為「1」且高分頁位元為「0」，則為狀態「01」。在寫入程序中，若多階反及閘快閃記憶體位於狀態「11」且欲寫入成狀態「10」，則需要將低分頁位元由「1」改變為「0」。若多階反及閘快閃記憶體位於狀態「11」且欲寫入成狀態「01」，則需將高分頁位元由「1」改變為「0」。若多階反及 閘快閃記憶體位於狀態「10」且欲寫入成狀態「00」，則需將高分頁位元由「1」改變為「0」。也就是說，在寫入多階反及閘快閃記憶體至下一狀態時，必須先正確讀取多階反及閘快閃記憶體的目前狀態。

請參照第3圖，其繪示三維反及閘快取記憶體100受到干擾(interference)的情況。為了縮小三維反及閘快取記憶體100，第一記憶胞MC1與兩個第二記憶胞MC2之間隙變的更小。位於兩個第二記憶胞MC2之間的第一記憶胞MC1可能會受到第二記憶胞MC2的干擾。因此，第一記憶胞MC1的目前狀態可能無法正確讀取。如此一來，第一記憶胞MC1可能無法正確寫入至下一狀態。

因此，在進行三維反及閘快取記憶體100之寫入程序前，必須先執行準確的預讀(pre-reading)程序。請參照第4圖，其繪示三維反及閘快取記憶體100之寫入方法的流程圖。步驟S410係為一預讀方法。步驟S410及S420則為一寫入方法。步驟S410執行於步驟S420前，以正確讀取三維反及閘快取記憶體100中欲寫入之之各個記憶胞的目前狀態。

步驟S410包括步驟S411、S412及S413。在步驟S411中，請參照第1圖，施加第一選擇電壓於位元線BL之其中之一，以選擇數層之其中一。舉例來說，第一選擇電壓可以是3伏特(V)。

在步驟S412中，請參照第1圖，施加一第二選擇電 壓於數個串列選擇線SSL之其中之一，以於已選擇之該層中選擇數個串列之其中一。舉例來說，第二選擇電壓可以是3伏特。

請參照第5圖，其繪示已選擇之串列。已選擇的串列包括第一記憶胞MC1、兩個第二記憶胞MC2及數個第三記憶胞MC3。第二記憶胞MC2相鄰於第一記憶胞MC1，第三記憶胞MC3不相鄰於第一記憶胞MC1。第一記憶胞MC1可能會受到第二記憶胞MC2的干擾。

在步驟S413中，藉由字元線WL施加第一導通電壓(pass voltage)於第二記憶胞MC2、施加第二導通電壓於第三記憶胞MC3、並施加讀取電壓於第一記憶胞MC1，以讀取第一記憶胞MC1之資料。第一導通電壓高於第二導通電壓。

請參照第6圖，其繪示受到干擾之第一記憶胞MC1的兩條讀取電壓曲線C1、C2。在讀取電壓曲線C1中，第一記憶胞MC1位於狀態「0」，在讀取電壓曲線C2中，第一記憶胞MC1位於狀態「1」。施加於第三記憶胞MC3的第二導通電壓為6伏特。如第6圖所示，當施加於第二記憶胞MC2之第一導通電壓由6伏特提高到7伏特時，讀取電壓曲線C1將會降低133毫伏(mV)，且讀取電壓曲線C2將會降低266毫伏(mV)。讀取電壓曲線C1與讀取電壓曲線C2的降低幅度並不相同。

也就是說，當第一導通電壓大於第二導通電壓時，讀取電壓曲線C1與讀取電壓曲線C2之間形成一窗口(window)W1。窗口W1可以用以辨識第一記憶胞MC1位於狀態「0」或狀 態「1」。

再者，當施加於第二記憶胞MC2之第一導通電壓由6伏特增加至9伏特時，讀取電壓曲線C1將會降低355毫伏，且讀取電壓曲線C2將會降低755毫伏。也就是說，當第一導通電壓大於第二導通電壓更多時，讀取電壓曲線C1與讀取電壓曲線C2之間的窗口W2變的更大。因此第一記憶胞MC1位於狀態「0」或狀態「1」更容易被辨識出來。

根據第6圖之說明，若第一導通電壓為大於第二導通電壓而為7~9伏特時，即使第一記憶胞MC1受到干擾，第一記憶胞MC1的目前狀態仍可以準確地讀取。

在一實施例中，步驟S410可以執行兩次，以讀取第一記憶胞MC1之低分頁位元及高分頁位元。

接著，在步驟S420中，進行第一記憶胞MC1之寫入程序。由於預讀程序(即步驟S410)已先執行，第一記憶胞MC1可以準確地進行寫入程序。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

S410、S411、S412、S413、S420‧‧‧流程步驟

Claims (10)

1. 一種預讀(pre-reading)方法，用於一三維反及閘快取記憶體(3D NAND flash memory)，該預讀方法包括：施加一第一選擇電壓(select voltage)於複數個位元線(bit line)之其中之一，以選擇複數層之其中之一；施加一第二選擇電壓於複數個串列選擇線(string select line)之其中之一，以於已選擇之該層中選擇複數個串列之其中之一，其中已選擇之該串列包括一第一記憶胞(memory cell)、二第二記憶胞及複數個第三記憶胞，該些第二記憶胞相鄰於該第一記憶胞，且該些第三記憶胞不相鄰於該第一記憶胞；以及經由複數個字元線(word lines)，施加一第一導通電壓(pass voltage)於該些第二記憶胞、施加一第二導通電壓於該些第三記憶胞、及施加一讀取電壓(read voltage)於該第一記憶胞，以讀取該第一記憶胞之一資料，其中該第一導通電壓大於該第二導通電壓。
2. 如申請專利範圍第1項所述之預讀方法，其中該第一導通電壓為7到9伏特(V)，該第一導通電壓比該第二導通電壓高3伏特。
3. 如申請專利範圍第1項所述之預讀方法，其中該第一選擇電壓為3伏特，該第二選擇電壓為3伏特。
4. 如申請專利範圍第1項所述之預讀方法，其中該預讀方法係執行於程式化該第一記憶胞之步驟前。
5. 如申請專利範圍第1項所述之預讀方法，其中該三維反及閘快取記憶體係為一能隙工程矽-氧-氮-氧-矽(BE-SONOS)記憶體。
6. 一種寫入(programming)方法，用於一三維反及閘快取記憶體(3D NAND flash memory)，該寫入方法包括：施加一第一選擇電壓(first select voltage)於複數個位元線(bit line)之其中之一，以選擇複數層之其中之一；施加一第二選擇電壓於複數個串列選擇線(string select line)之其中之一，以於已選擇之該層中選擇複數個串列之其中之一，其中已選擇之該串列包括一第一記憶胞(memory cell)、二第二記憶胞及複數個第三記憶胞，該些第二記憶胞相鄰於該第一記憶胞，且該些第三記憶胞不相鄰於該第一記憶胞；經由複數個字元線(word lines)，施加一第一導通電壓(pass voltage)於該些第二記憶胞、施加一第二導通電壓於該些第三記憶胞、及施加一讀取電壓(read voltage)於該第一記憶胞，以讀取該第一記憶胞之一資料，其中該第一導通電壓大於該第二導通電壓；以及寫入該第一記憶胞。
7. 如申請專利範圍第6項所述之寫入方法，其中該第一導通電壓為7到9伏特(V)，該第一導通電壓比該第二導通電壓高3伏特。
8. 如申請專利範圍第6項所述之寫入方法，其中該第一選擇 電壓為3伏特，該第二選擇電壓為3伏特。
9. 如申請專利範圍第6項所述之寫入方法，其中施加該讀取電壓以讀取該第一記憶胞之步驟係執行於寫入該第一記憶胞之步驟之前。
10. 如申請專利範圍第6項所述之寫入方法，其中該三維反及閘快取記憶體係為一能隙工程矽-氧-氮-氧-矽(BE-SONOS)記憶體。