TWI532317B - 靜電放電強度輸入輸出驅動電路 - Google Patents

靜電放電強度輸入輸出驅動電路 Download PDF

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Description

靜電放電強度輸入輸出驅動電路
本揭示內容係有關於靜電放電(ESD)強度輸入輸出(I/O)驅動電路。特別是，本揭示內容可應用於65奈米(nm)技術節點及以上的輸入輸出驅動電路。
第1圖示意圖示傳統通用輸入輸出(GPIO)驅動電路。如圖示，第1圖的電路包含耦合於汲極的PMOS電晶體101與NMOS電晶體103，而該等汲極更耦合至輸入/輸出焊墊(I/O pad)105及ESD設備107。PMOS電晶體101的源極連接至電源導軌(power rail)109(例如，VDD)以及NMOS電晶體103的源極連接至接地導軌(ground rail)111(例如，VSS)。在由PAD至VSS的ESD轟擊(zapping)下，ESD電流，例如，可行進通過路徑113a(例如，由輸入/輸出焊墊105至接地導軌111通過ESD設備107)及113b(例如，由輸入/輸出焊墊105至接地導軌111通過電源箝制電路(power clamp)115)。路徑113a及113b為所欲ESD旁通路徑，其係經設計成為ESD電流的旁通路徑。不過，因為控制邏輯電路117可使NMOS電晶體103的閘極在ESD事件期間耦合至高電位狀態(例如，閘極節點(gate node)119 可浮動)，ESD電流也可行進通過非所欲路徑113c(例如，由輸入/輸出焊墊105至接地導軌111通過NMOS電晶體103)。由於NMOS電晶體103通常被完全矽化以及尺寸遠小於ESD設備107，ESD電流會更快地燒毀NMOS電晶體103。因此，儘管電路包含強度ESD保護設備，GPIO驅動器的ESD效能可能不良(例如，由於驅動電晶體有激烈的衝擊ESD電流)。
第2圖示意圖示第1圖電路的浮動閘極問題之一個解決方案(例如，閘極節點119浮動)。如同第1圖的電路，第2圖的電路為GPIO驅動電路，其係包含耦合於汲極的PMOS電晶體201與NMOS電晶體203，該等汲極更耦合至輸入/輸出焊墊205與ESD設備207。此外，電源導軌209連接至PMOS電晶體201的源極，以及接地導軌211連接至NMOS電晶體203的源極。第2圖的電路也包含在ESD事件期間用於ESD電流經設計之所欲路徑213a(例如，由輸入/輸出焊墊205至接地導軌211通過ESD設備207)及213b(例如，由輸入/輸出焊墊205至接地導軌211通過電源箝制電路215)。不過，如圖示，ESD電流也會流經寄生二極體217(例如，通過路徑213c)以激活位準偏移電路(level shift)219，接著它會饋送接地電位至在NMOS電晶體203之閘極的閘極節點221，而在ESD事件期間關閉NMOS電晶體203。結果，可防止ESD電流流經及燒毀NMOS電晶體203。
不過，典型的位準偏移電路(例如，位準偏 移電路219)包含複雜的控制電路用以在ESD事件期間控制驅動電晶體的閘極。由於這些複雜的控制電路使用各個I/O單元之I/O區的實質部份(例如，由於有許多附加電晶體位於每個I/O單元中)，有典型位準偏移電路的輸入輸出驅動電路通常缺乏額外的區域供其他重要組件用(例如，附加電阻器/電容器元件)。此外，典型位準偏移電路在正常操作期間可能經受“假觸發”(例如，由典型位準偏移電路的複雜性所致)，而對驅動電晶體在正常操作期間的效能有不利影響。
因此，亟須靜電放電強度輸入輸出驅動電路用以有效率及有效地實現控制驅動電晶體的閘極及其方法。
本揭示內容的一態樣為一種靜電放電強度輸入輸出驅動電路。
本揭示內容的另一態樣為一種用以實現靜電放電強度輸入輸出驅動電路的方法。
本揭示內容的額外態樣及其他特徵會在以下說明中提出以及部份在本技藝一般技術人員審查以下內容或學習本揭示內容的實施後會明白。按照隨附申請專利範圍的特別提示，可實現及得到本揭示內容的優點。
根據本揭示內容，藉由一種電路可達成一些技術效果部份，係包含：有第一源極、第一汲極及第一閘極的第一NMOS電晶體，其中該第一源極耦合至接地導 軌，以及該第一汲極耦合至輸入/輸出焊墊；以及閘極驅動控制電路，其係包含有第二源極、第二汲極及第二閘極的第二NMOS電晶體，其中該第二汲極耦合至該第一閘極，該第二源極耦合至該接地導軌，以及在出現於由該輸入/輸出焊墊至該接地導軌的ESD事件期間，該閘極驅動控制電路提供接地電位至該第一閘極。
數個態樣包括一種具有ESD箝制電路(ESD clamp)的電路，該ESD箝制電路控制開關以在該ESD事件期間開啟該第二NMOS電晶體，以及在正常操作期間關閉該第二NMOS電晶體。一些態樣包括一種電路，其係具有耦合至該第二閘極的該ESD箝制電路，其中該ESD箝制電路在該ESD事件期間提供開啟訊號至該第二閘極。其他態樣包括一種具有該ESD箝制電路的電路，該ESD箝制電路包含：有第三源極、第三汲極及第三閘極的第三NMOS電晶體；以及有輸出端子耦合至該第二及該第三閘極的反相器，其中該輸出端子在該ESD事件期間提供開啟訊號至該第二及該第三閘極。在某些態樣中，該輸出端子在正常操作期間提供關閉訊號至該第二及該第三閘極。在不同態樣中，ESD電流在該ESD事件期間通過該第三NMOS電晶體由該輸入/輸出焊墊流到該接地導軌。
其他態樣包括一種具有包含第四源極、第四汲極及第四閘極之PMOS電晶體的電路，其中該第四汲極耦合至該第一汲極，以及該第四源極耦合至該第三汲極。某些態樣包括一種電路，其係具有耦合至該輸入/輸出 焊墊及該第一汲極的ESD設備，其中ESD電流在該ESD事件期間通過該ESD設備由該輸入/輸出焊墊流到該接地導軌。其他態樣包括一種有該ESD設備的電路，該ESD設備包含有第五源極、第五汲極及第五閘極的第四NMOS電晶體，其中該第五源極及該第五閘極耦合至該接地導軌，以及該第五汲極耦合至該輸入/輸出焊墊。
本揭示內容的附加態樣為一種方法，係包含下列步驟：提供有第一源極、第一汲極及第一閘極的第一NMOS電晶體；將該第一源極耦合至接地導軌，以及該第一汲極耦合至輸入/輸出焊墊；提供閘極驅動控制電路，其係包含有第二源極、第二汲極及第二閘極的第二NMOS電晶體；以及將該第二汲極耦合至該第一閘極，該第二源極耦合至該接地導軌，其中在出現於由該輸入/輸出焊墊至該接地導軌的ESD事件期間，該閘極驅動控制電路提供接地電位至該第一閘極。
另一方面包括：提供一ESD箝制電路頭係控制一開關以在該ESD事件期間開啟該第二NMOS電晶體，以及在正常操作期間關閉該第二NMOS電晶體。其他方面包括：將該ESD箝制電路耦合至該第二閘極，其中該ESD箝制電路在該ESD事件期間提供一開啟訊號至該第二閘極。不同方面包括：提供具有第三源極、第三汲極及第三閘極之第三NMOS電晶體的該ESD箝制電路，以及有輸出端子的反相器；以及將該輸出端子耦合至該第二及該第三閘極，其中該輸出端子在該ESD事件期間提供開啟訊號 至該第二及該第三閘極。在一些態樣中，該輸出端子在正常操作期間提供關閉訊號至該第二及該第三閘極。在其他態樣中，ESD電流在該ESD事件期間通過該第三NMOS電晶體由該輸入/輸出焊墊流到該接地導軌。
其他態樣包括：提供有第四源極、第四汲極及第四閘極的PMOS電晶體；以及將該第四汲極耦合至該第一汲極，以及該第四源極耦合至該第三汲極。某些態樣包括：提供ESD設備；以及將該ESD設備耦合至該輸入/輸出焊墊及該第一汲極，其中ESD電流在該ESD事件期間通過該ESD設備由該輸入/輸出焊墊流到該接地導軌。不同態樣包括：提供具有第五源極、第五汲極及第五閘極之第四NMOS電晶體的該ESD設備；以及將該第五源極及該第五閘極耦合至該接地導軌，以及該第五汲極耦合至該輸入/輸出焊墊。
本揭示內容的另一態樣為一種有複數個I/O單元的環狀輸入/輸出電路，該等I/O單元中之每一者包括：輸入/輸出焊墊；有第一源極、第一汲極及第一閘極的第一NMOS電晶體，其中該第一源極耦合至接地導軌，以及該第一汲極耦合至該輸入/輸出焊墊；以及閘極驅動控制電路，係包含有第二源極、第二汲極及第二閘極的第二NMOS電晶體，其中該第二汲極耦合至該第一閘極，該第二源極耦合至該接地導軌，以及在出現於由該輸入/輸出焊墊至該接地導軌的ESD事件期間，該閘極驅動控制電路提供接地電位至該第一閘極。其他態樣包括：該環狀輸入/ 輸出電路有ESD箝制電路，該ESD箝制電路包含：有第三源極、第三汲極及第三閘極的第三NMOS電晶體；以及具有輸出端子耦合至該第二及該第三閘極中之至少一些的反相器，其中該輸出端子在該ESD事件期間提供開啟訊號至耦合的該第二及該第三閘極，以及在正常操作期間提供關閉訊號至耦合的該第二及該第三閘極。
熟諳此藝者由以下詳細說明可明白本揭示內容的其他態樣及技術效果，其中係僅以預期可實現本揭示內容的最佳模式舉例描述本揭示內容的具體實施例。應瞭解，本揭示內容能夠做出其他及不同的具體實施例，以及在各種明顯的方面，能夠修改數個細節而不脫離本揭示內容。因此，附圖及說明內容本質上應被視為圖解說明用而不是用來限定。
101‧‧‧PMOS電晶體
103‧‧‧NMOS電晶體
105‧‧‧輸入/輸出焊墊
107‧‧‧ESD設備
109‧‧‧電源導軌
111‧‧‧接地導軌
113a、113b、113c‧‧‧路徑
115‧‧‧電源箝制電路
117‧‧‧控制邏輯電路
119‧‧‧閘極節點
201‧‧‧PMOS電晶體
203‧‧‧NMOS電晶體
205‧‧‧輸入/輸出焊墊
207‧‧‧ESD設備
209‧‧‧電源導軌
211‧‧‧接地導軌
213a、213b、213c‧‧‧路徑
215‧‧‧電源箝制電路
217‧‧‧寄生二極體
219‧‧‧位準偏移電路
221‧‧‧閘極節點
301‧‧‧電晶體
303‧‧‧輸入/輸出焊墊
305‧‧‧ESD設備
307‧‧‧接地導軌
309‧‧‧閘極驅動控制電路
311‧‧‧閘極節點
313‧‧‧控制邏輯電路
315‧‧‧單一電晶體
317‧‧‧ESD箝制電路
319‧‧‧反相器
321‧‧‧電晶體
323‧‧‧電阻器
325‧‧‧電容器
327‧‧‧主要路徑
329‧‧‧寄生二極體
331‧‧‧PMOS電晶體
333‧‧‧電源導軌
401‧‧‧I/O單元
403‧‧‧箝制電路
405‧‧‧開關
VDD‧‧‧電源導軌
VSS‧‧‧接地導軌
在此用附圖舉例說明而不是限定本揭示內容，圖中類似的元件用相同的元件符號表示。
第1圖示意圖示傳統GPIO驅動電路；第2圖示意圖示第1圖之電路的浮動閘極問題之一個解決方案；第3圖根據本揭示內容之示範具體實施例示意圖示靜電放電強度輸入輸出驅動電路；以及第4圖根據本揭示內容之示範具體實施例示意圖示環狀輸入/輸出電路。
為了解釋，在以下的說明中，提出各種特定的細節供徹底瞭解示範具體實施例。不過，顯然沒有該等特定細節或用等價配置仍可實施示範具體實施例。在其他情況下，眾所周知的結構及裝置用方塊圖圖示以免不必要地混淆示範具體實施例。此外，除非明示，在本專利說明書及申請專利範圍中表示成分、反應狀態等等之數量、比例及數值性質的所有數字應被理解為在所有情況下可用措辭“約”來修飾。
本揭示內容針對及解決ESD轟擊的問題，例如，在輸入輸出驅動電路中由輸入/輸出焊墊至接地導軌同時有效地利用I/O區。特別是，本揭示內容針對及解決此類問題，當ESD事件在輸入/輸出焊墊發生時，例如，藉由經由閘極驅動控制電路提供接地電位至耦合至輸入/輸出焊墊之驅動電晶體的閘極，藉此在ESD事件期間關閉驅動電晶體以防ESD電流擊穿驅動電晶體。
第3圖根據本揭示內容之示範具體實施例示意圖示靜電放電強度輸入輸出驅動電路。例如，第3圖的電路包含具有耦合至輸入/輸出焊墊303及ESD設備305之汲極、耦合至接地導軌307之源極、以及耦合至閘極驅動控制電路309之閘極的電晶體301(例如，NMOS驅動電晶體)。當ESD事件在輸入/輸出焊墊303發生(例如，由輸入/輸出焊墊303至接地導軌307的ESD轟擊)時，閘極驅動控制電路309會饋送接地電位至閘極節點311，防止ESD電流流經並擊穿電晶體301(例如，關閉電晶體301而不管 控制邏輯電路313的任何電位輸出)。如圖示，閘極驅動控制電路309包含用以控制電晶體301之閘極的單一電晶體315(例如，單一NMOS電晶體)。同樣地，在此情形下，包含閘極驅動控制電路309的每個I/O單元只增加一個額外的控制電晶體。
此外，第3圖的電路包含有反相器319、電晶體321(例如，NMOS電晶體)、電阻器323及電容器325的ESD箝制電路317(例如，I/O主動ESD電源箝制電路)。在正常操作下，反相器319的輸出端子提供關閉訊號至電晶體315及321的閘極(例如，反相器319的輸入端子為高電位而輸出端子為低電位)。結果，在正常操作期間，電晶體301沒有閘極驅動控制電路309的功能衝擊。
在由輸入/輸出焊墊303至接地導軌307的ESD事件期間，ESD電流的主要路徑(例如，路徑327)是經過寄生二極體329(例如，由於有PMOS電晶體331)、電源導軌333、以及ESD箝制電路317。因為如此，在ESD事件期間，反相器319的輸出端子提供開啟訊號至電晶體315及321的閘極(例如，反相器319的輸入端子為低電位而輸出端子為高電位)。例如，源於該ESD事件的ESD電流可造成在電阻器323、電容器325之間的節點(例如，在反相器319之輸入端子的節點)為低電位，例如，由於有1-2微秒的精心設計之RC時間常數及“奈秒”的快速暫態ESD時間，造成反相器319的輸出端子為高電位。因此，在ESD事件期間，閘極節點311耦合至接地導軌(例如，VSS)，在 ESD電流通過主要路徑327或通過ESD設備305(例如，ESD設備305可能有低電壓觸發器)由輸入/輸出焊墊303行進至接地導軌307時，造成電晶體301處於“關閉”狀態。以此方式，考慮到其他附加組件(例如，附加電阻器/電容器元件)，第3圖的電路提供對於I/O區有最小衝擊的ESD強度驅動電路(例如，只有一個額外電晶體用以控制驅動閘極)。此外，由於有簡單的閘極驅動控制電路309，可減輕或排除與在正常操作期間之“假觸發”有關的問題。
第4圖根據本揭示內容之示範具體實施例示意圖示環狀輸入/輸出電路。如圖示，該環狀輸入/輸出電路包含複數個I/O單元401以及複數個箝制電路403。每個I/O單元，例如，可包含電晶體301及331，輸入/輸出焊墊303，以及閘極驅動控制電路309。此外，每個箝制電路403可包含ESD箝制電路317(例如，I/O主動ESD箝制電路)。如圖示，ESD箝制電路317可控制開關405(例如，動態驅動閘極控制ESD訊號)以在ESD事件期間開啟每個閘極驅動控制電路309的電晶體315，以及在正常操作期間關閉每個閘極驅動控制電路309的電晶體315。
本揭示內容的具體實施例可達成數種技術效果，包括輸入輸出驅動電路的ESD強度，更有效地使用I/O區，以及排除在正常操作期間的“假觸發”。本揭示內容的具體實施例可用於各種工業應用，例如，微處理器、智慧型手機、行動電話、手機、機上盒、DVD燒錄機及播放機、汽車導航、印表機及周邊設備，網路及電信設備， 遊戲系統、數位照相機、或使用邏輯或高電壓技術節點的任何其他設備。因此，本揭示內容在產業上可用於各種高度整合的半導體元件，包括使用ESD保護設備以通過ESD/閉鎖標準規格(例如，液晶顯示器(LCD)驅動器、同步隨機存取記憶體(SRAM)、單次程式化(OTP)以及電源管理產品)的設備。
在以上說明中，本揭示內容用數個示範具體實施例來描述。不過，顯然仍可做出各種修飾及改變而不脫離本揭示內容更寬廣的精神及範疇，如申請專利範圍所述。因此，本專利說明書及附圖應被視為圖解說明用而非限定。應瞭解，本揭示內容能夠使用各種其他組合及具體實施例以及在如本文所述的本發明概念範疇內能夠做出任何改變或修改。
301‧‧‧電晶體
303‧‧‧輸入/輸出焊墊
305‧‧‧ESD設備
307‧‧‧接地導軌
309‧‧‧閘極驅動控制電路
311‧‧‧閘極節點
313‧‧‧控制邏輯電路
315‧‧‧單一電晶體
317‧‧‧ESD箝制電路
319‧‧‧反相器
321‧‧‧電晶體
323‧‧‧電阻器
325‧‧‧電容器
327‧‧‧主要路徑
329‧‧‧寄生二極體
331‧‧‧PMOS電晶體
333‧‧‧電源導軌
VDD‧‧‧電源導軌
VSS‧‧‧接地導軌

Claims (16)

  1. 一種ESD保護電路，係包含：第一NMOS電晶體，係具有第一源極、第一汲極及第一閘極，其中，該第一源極耦合至接地導軌，以及該第一汲極耦合至輸入/輸出焊墊；閘極驅動控制電路，係包含具有第二源極、第二汲極及第二閘極的第二NMOS電晶體，其中，該第二汲極耦合至該第一閘極，該第二源極耦合至該接地導軌，以及在出現於由該輸入/輸出焊墊至該接地導軌的ESD事件期間，該閘極驅動控制電路提供接地電位至該第一閘極；ESD箝制電路，係包含第三NMOS電晶體，該第三NMOS電晶體係具有第三源極、第三汲極及第三閘極，其中，該第二閘極及第三閘極係為耦合；PMOS電晶體，係具有第四源極、第四汲極及第四閘極，其中，該第四汲極耦合至該第一汲極，以及該第四源極耦合至該第三汲極；ESD設備，係耦合至該輸入/輸出焊墊及該第一汲極，其中，該ESD設備包含具有第五源極、第五汲極及第五閘極的第四NMOS電晶體，以及其中，該第五源極及該第五閘極耦合至該接地導軌，以及該第五汲極耦合至該輸入/輸出焊墊。
  2. 如申請專利範圍第1項所述之電路，其中，該ESD箝制電路係控制開關，以在該ESD事件期間開啟該第二 NMOS電晶體，以及在正常操作期間關閉該第二NMOS電晶體。
  3. 如申請專利範圍第1項所述之電路，其中，該ESD箝制電路在該ESD事件期間提供開啟訊號至該第二閘極。
  4. 如申請專利範圍第2項所述之電路，其中，該ESD箝制電路進一步包含：反相器，係具有耦合至該第二及該第三閘極的輸出端子，其中，該輸出端子在該ESD事件期間提供開啟訊號至該第二及該第三閘極。
  5. 如申請專利範圍第4項所述之電路，其中，該輸出端子在正常操作期間提供關閉訊號至該第二及該第三閘極。
  6. 如申請專利範圍第4項所述之電路，其中，ESD電流在該ESD事件期間通過該第三NMOS電晶體由該輸入/輸出焊墊流到該接地導軌。
  7. 如申請專利範圍第1項所述之電路，其中，ESD電流在該ESD事件期間通過該ESD設備由該輸入/輸出焊墊流到該接地導軌。
  8. 一種ESD保護方法，係包含：提供具有第一源極、第一汲極及第一閘極的第一NMOS電晶體；將該第一源極耦合至接地導軌，以及將該第一汲極耦合至輸入/輸出焊墊； 提供閘極驅動控制電路，係包含具有第二源極、第二汲極及第二閘極的第二NMOS電晶體；將該第二汲極耦合至該第一閘極，將該第二源極耦合至該接地導軌，其中，在出現於由該輸入/輸出焊墊至該接地導軌的ESD事件期間，該閘極驅動控制電路提供接地電位至該第一閘極；以及提供包含第三NMOS電晶體之ESD箝制電路，該第三NMOS電晶體係具有第三源極、第三汲極及第三閘極，其中，該第二閘極及第三閘極係為耦合；提供具有第四源極、第四汲極及第四閘極的PMOS電晶體；將該第四汲極耦合至該第一汲極，以及將該第四源極耦合至該第三汲極；提供ESD設備；將該ESD設備耦合至該輸入/輸出焊墊及該第一汲極；提供具有第五源極、第五汲極及第五閘極之第四NMOS電晶體的該ESD設備；以及將該第五源極及該第五閘極耦合至該接地導軌，以及將該第五汲極耦合至該輸入/輸出焊墊。
  9. 如申請專利範圍第8項所述之方法，其中，該ESD箝制電路係控制開關，以在該ESD事件期間開啟該第二NMOS電晶體，以及在正常操作期間關閉該第二NMOS電晶體。
  10. 如申請專利範圍第8項所述之方法，其中，該ESD箝制電路在該ESD事件期間提供開啟訊號至該第二閘極。
  11. 如申請專利範圍第9項所述之方法，更包括：提供具有輸出端子的反相器的該ESD箝制電路；以及將該輸出端子耦合至該第二及該第三閘極，其中，該輸出端子在該ESD事件期間提供開啟訊號至該第二及該第三閘極。
  12. 如申請專利範圍第11項所述之方法，其中，該輸出端子在正常操作期間提供關閉訊號至該第二及該第三閘極。
  13. 如申請專利範圍第11項所述之方法，其中，ESD電流在該ESD事件期間通過該第三NMOS電晶體由該輸入/輸出焊墊流到該接地導軌。
  14. 如申請專利範圍第8項所述之方法，其中，ESD電流在該ESD事件期間通過該ESD設備由該輸入/輸出焊墊流到該接地導軌。
  15. 一種具有複數個I/O單元的環狀輸入/輸出電路，該等I/O單元中之每一者包括：輸入/輸出焊墊；第一NMOS電晶體，係具有第一源極、第一汲極及第一閘極，其中，該第一源極耦合至接地導軌，以及該第一汲極耦合至該輸入/輸出焊墊；以及 閘極驅動控制電路，係包含具有第二源極、第二汲極及第二閘極的第二NMOS電晶體，其中，該第二汲極耦合至該第一閘極，該第二源極耦合至該接地導軌，以及在出現於由該輸入/輸出焊墊至該接地導軌的ESD事件期間，該閘極驅動控制電路提供接地電位至該第一閘極。
  16. 如申請專利範圍第15項所述之環狀輸入/輸出電路，更包含：ESD箝制電路，該ESD箝制電路包含具有第三源極、第三汲極及第三閘極的第三NMOS電晶體，以及具有輸出端子耦合至該第二及該第三閘極中之至少一些的反相器，其中，該輸出端子在該ESD事件期間提供開啟訊號至耦合的該第二及該第三閘極，以及在正常操作期間提供關閉訊號至耦合的該第二及該第三閘極。
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