TWI501499B - 一種用以跨域靜電放電保護架構之電路及方法 - Google Patents

一種用以跨域靜電放電保護架構之電路及方法 Download PDF

Info

Publication number
TWI501499B
TWI501499B TW102105964A TW102105964A TWI501499B TW I501499 B TWI501499 B TW I501499B TW 102105964 A TW102105964 A TW 102105964A TW 102105964 A TW102105964 A TW 102105964A TW I501499 B TWI501499 B TW I501499B
Authority
TW
Taiwan
Prior art keywords
coupled
drain
gate
source
rail
Prior art date
Application number
TW102105964A
Other languages
English (en)
Other versions
TW201401703A (zh
Inventor
Da Wei Lai
ying chang Lin
Original Assignee
Globalfoundries Sg Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Globalfoundries Sg Pte Ltd filed Critical Globalfoundries Sg Pte Ltd
Publication of TW201401703A publication Critical patent/TW201401703A/zh
Application granted granted Critical
Publication of TWI501499B publication Critical patent/TWI501499B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

一種用以跨域靜電放電保護架構之電路及方法
本揭露涉及跨域電路(cross-domain circuit)。本揭露尤其可應用至28奈米(nm)與更進步的技術節點(technology node)中的跨域介面電路。
一般來說，積體電路將包含多個電力領域(power domain)。裝置可例如包含輸入/輸出(I/O)電路與核心電路，各該輸入/輸出(I/O)電路與核心電路可結合有不同電力領域(例如，該I/O電路可結合有高電壓電力領域，該核心電路可結合有低電壓電力領域等等)。因此，信號可從高電壓電力領域傳導至低電壓電力領域。通常來說，從靜電放電(electrostatic discharge，ESD)保護設計的觀點來看，跨域介面電路的最關鍵問題之一是低電壓金氧半場效電晶體(MOSFET)的閘極氧化物崩潰(gate oxide breakdown)。此外，整體閘極氧化物崩潰電壓(VBD)正在進步的技術中減少。如此，例如在ESD接地閘極n型MOS(ggNMOS)的Vt1(例如觸發電壓)與MOSFET閘極氧化物的VBD之間的任何邊緣幾乎不存在。
第1圖概略說明包含傳統跨域ESD保護架構(scheme)的電路。如圖所示，第1圖中的電路包含連接至電晶體103與105的I/O輸入終端101，其汲極連接至電晶體107與109的閘極。此外，該電路包含設計路徑111a(例如從電力軌113通過鉗位(clamp)117、接地軌(ground rail)119與二極體121至接地軌115)及111b(例如從電力軌113通過鉗位117、接地軌119、二極體121與接地軌115與鉗位125的寄生二極體至接地軌123)，以使ESD電流能夠行進，例如從VDD1至VSS2及VDD1至VDD2。但是，一些ESD電流也可沿著路徑127行進通過電晶體103以損毀電晶體109的閘極氧化物(例如因為VDD1至VSS2的ESD快速變換(zapping))、及沿著路徑129行進通過電晶體103以損毀電晶體107的閘極氧化物(例如因為VDD1至VDD2的ESD快速變換)。
第2圖概略說明傳統跨域ESD保護架構的問題的典型解決方案。如圖所示，第2圖中的電路包含相似於第1圖中的電路的元件的元件，例如電晶體201、203、205與207、電力軌209與211(例如VDD1與VDD2)、接地軌213與215(例如VSS1與VSS2)、鉗位217與219、與二極體221。為了克服與傳統跨域ESD保護架構相關聯的一些問題，第2圖中的電路進一步包含電阻器223、二極體225與電晶體227(例如已接地閘極電晶體)。電阻器223減低電晶體205與207的個別閘極與源極之間的壓降(voltage drop)，減少ESD事件(例如ESD快速變換) 所致的對電晶體205與207的閘極氧化物損毀的可能性。二極體225保護電晶體205(例如PMOS電晶體)免於在從電力軌209至電力軌211的ESD事件(例如VDD1至VDD2的ESD快速變換)期間的閘極氧化物崩潰。電晶體227保護電晶體207(例如NMOS電晶體)免於在從電力軌209至電力軌215的ESD事件(例如VDD1至VSS2的ESD快速變換)期間的閘極氧化物崩潰。
但是，雖然第2圖的ESD保護架構可增加成熟技術中的閘極氧化物保護，該架構仍有許多缺點。舉例來說，雖然電阻器223減低在該電晶體205與207的個別閘極與源極之間的壓降，但是在該電路中包含該電阻器223負面衝擊高速I/O應用。此外，在正常操作期間可能通過二極體225而發生漏電(leakage)(例如當VDD1在VDD2電源啟動前電源啟動時可能發生漏電)。雖然可實行電源啟動順序以減輕漏電，但是此種解決方案妨礙與該電路相關聯的靈活性。此外，雖然在成熟技術中加入電晶體227可保護電晶體207免於閘極氧化物崩潰，但是此種方法在先進技術中將失效，這是因為例如在電晶體227的Vt1與電晶體207的閘極氧化物的VBD之間的任何邊緣將幾乎不存在。
第3圖概略說明傳統跨域ESD保護架構的問題的另一解決方案。如圖所示，第3圖中的電路包含相似於第1圖中的電路的元件的元件，例如電晶體301、303、305與307、電力軌309與311(例如VDD1與VDD2)、接地軌313與315(例如VSS1與VSS2)、鉗位317與319、與二 極體321。為了克服與第1圖和第2圖的ESD保護架構相關聯的一些問題，第3圖中的電路包含電阻器323、325與327、電晶體329與331、及源極泵電阻器333與335。舉例來說，增加源極泵電阻器333與335進一步減低在該電晶體305與307的個別閘極與源極之間的電位差，而包含電阻器327與電晶體329的結構消除電源啟動順序的需求。
然而，第3圖的ESD保護架構也有許多缺點。舉例來說，如指標337、電晶體331所示者可能由於具有雜訊的I/O接地軌313而遭到錯誤觸發(例如同時切換輸出與同時切換雜訊(SSO/SSN))，導致核心輸出功能的失真。此外，包含該源極泵電阻器333與335進一步減低高速I/O應用的速度與增加電路的設計複雜度。此外，電阻器(例如電阻器323、325與327、及源極泵電阻器333與335)的數量增加造成需要更多晶片區域以實現設計，進而增加與此種設計相關聯的裝置尺寸。
所以存在具有更有效的ESD解決方案的電路的需求，該電路例如以對裝置尺寸最小衝擊的方式來補充高速I/O應用且實現方法論。
本揭露的態樣是一種實現用於先進技術的跨域ESD保護架構的電路。
本揭露的另一態樣是一種實現用於先進技術的跨域ESD保護架構的方法。
本揭露的額外態樣與其他特徵將在後面的 描述中提出，且某種程度上將在所屬技術領域的技術人員審視下列敍述後是顯而易知的或可從本揭露的實行中學得。可理解與得到如同所附申請專利範圍特別指出的本揭露的優點。
根據本揭露，通過一種電路可某種程度地達到一些技術效果，該電路包含：第一電力鉗位，其耦接至第一電力軌與第一接地軌；第一NMOS電晶體，其具有第一源極、第一汲極與第一閘極，其中，該第一源極耦接至第二接地軌；以及第一PMOS電晶體，其具有第二源極、第二汲極與第二閘極，其中，該第二源極耦接至該第一電力軌，且於該第一電力軌處發生ESD事件期間，該第一電力鉗位提供用以導通(turn on)該第一NMOS電晶體的信號。
態樣包含一種電路，其第一閘極耦接至該第一電力鉗位，該第二汲極耦接至該第一汲極，其中，在該ESD事件期間提供ESD路徑，該ESD路徑經由該第一NMOS電晶體而從該第一PMOS電晶體至該第二接地軌。一些態樣包含一種具有第二電力鉗位元的電路，該第二電力鉗位耦接至第二電力軌與該第二接地軌，其中，在該ESD事件期間提供ESD路徑，該ESD路徑經由該第一NMOS電晶體與該第二電力鉗位而從該第一PMOS電晶體至該第二電力軌。
額外的態樣包含一種具有第二NMOS電晶體的電路，該第二NMOS電晶體具有第三源極、第三汲極、第三閘極與本體，其中，該本體耦接至該第二接地軌，且 該第二NMOS電晶體在該ESD事件期間導通。進一步的態樣包含耦接至該第二汲極的該第三源極、耦接至第二電力軌的該第三汲極及第二PMOS電晶體，該第二PMOS電晶體具有第四源極、第四汲極與第四閘極，其中，該第四源極耦接至該第一接地軌，該第四汲極耦接至該第三閘極，且該第四閘極耦接至該第二接地軌。另一態樣包含在該ESD事件期間提供的ESD路徑，該ESD路徑經由該第二NMOS電晶體而從該第一PMOS電晶體至該第二電力軌。
進一步的態樣包含具有第三NMOS電晶體的電路，該第三NMOS電晶體具有第五源極、第五汲極與第五閘極，其中，該第五源極耦接至該第一源極；以及第三PMOS電晶體，其具有第六源極、第六汲極與第六閘極，其中，該第六源極耦接至該第二電力軌，該第六汲極耦接至該第五汲極，且該第六閘極耦接至該第二汲極與該第五閘極。其他態樣包含具有該第一電力鉗位元的電路，該第一電力鉗位包含：電阻器，其耦接至該第一電力軌；電容器，其耦接至該電阻器與該第一接地軌；以及反向器(inverter)，其具有耦接至該電阻器和該電容器的輸入終端與耦接至該第一閘極的輸出終端。
本揭露的額外態樣是一種方法，其包含：將第一電力鉗位耦接至第一電力軌與第一接地軌；提供第一NMOS電晶體，其具有第一源極、第一汲極與第一閘極；將該第一源極耦接至第二接地軌；提供第一PMOS電晶體，其具有第二源極、第二汲極與第二閘極；將該第二源 極耦接至該第一電力軌；以及於該第一電力軌處發生ESD事件期間，經由該第一電力鉗位元提供信號以導通該第一NMOS電晶體。
一些態樣包含：將該第一閘極耦接至該第一電力鉗位；以及將該第二汲極耦接至該第一汲極，其中，於該ESD事件期間提供ESD路徑，該ESD路徑經由該第一NMOS電晶體而從該第一PMOS電晶體至該第二接地軌。其他態樣包含：將第二電力鉗位耦接至第二電力軌與該第二接地軌，其中，於該ESD事件期間提供ESD路徑，該ESD路徑經由該第一NMOS電晶體與該第二電力鉗位而從該第一PMOS電晶體至該第二電力軌。
某些態樣包含：提供第二NMOS電晶體，其具有第三源極、第三汲極、第三閘極與本體；以及將該本體耦接至該第二接地軌，其中，該第二NMOS電晶體在該ESD事件期間導通。額外態樣包含：將該第三源極耦接至該第二汲極；將該第三汲極耦接至第二電力軌；提供第二PMOS電晶體，其具有第四源極、第四汲極與第四閘極；將該第四源極耦接至該第一接地軌；將該第四汲極耦接至該第三閘極；以及將該第四閘極耦接至該第二接地軌。另一態樣包含於該ESD事件期間提供的ESD路徑，該ESD路徑經由該第二NMOS電晶體而從該第一PMOS電晶體至該第二電力軌。
各種態樣包含：提供第三NMOS電晶體，其具有第五源極、第五汲極與第五閘極；將該第五源極耦 接至該第一源極；提供第三PMOS電晶體，其具有第六源極、第六汲極與第六閘極；將該第六源極耦接至該第二電力軌；將該第六汲極耦接至該第五汲極；以及將該第六閘極耦接至該第二汲極與該第五閘極。進一步的態樣包含：提供耦接至該第一電力軌的電阻器；提供耦接至該電阻器與該第一接地軌的電容器；以及提供具有輸入終端與輸出終端的反向器，該輸入終端耦接至該電阻器與該電容器，而該輸出終端耦接至該第一閘極。
本揭露的另一態樣是一種電路，其包含：第一電力鉗位，其耦接至第一電力軌與第一接地軌；第一NMOS電晶體，其具有第一源極、第一汲極與第一閘極；以及第一PMOS電晶體，其具有第二源極、第二汲極與第二閘極，其中，該第一源極耦接至該第二接地軌，且該第一閘極耦接至該第一電力鉗位，該第二源極耦接至該第一電力軌，且該第二汲極耦接至該第一汲極，以及其中，於該第一電力軌處發生跨域ESD事件期間，該第一電力鉗位提供用以導通該第一NMOS電晶體的信號，且於該跨域ESD事件期間提供第一ESD路徑，該第一ESD路徑經由該第一NMOS電晶體而從該第一PMOS電晶體至該第二接地軌。
一些態樣包含具有第二電力鉗位元的電路，該第二電力鉗位耦接至第二電力軌與該第二接地軌，其中，在該跨域ESD事件期間提供第二ESD路徑，該第二ESD路徑經由該第一NMOS電晶體與該第二電力鉗位而從該第一PMOS電晶體至該第二電力軌。某些態樣包含一種 電路，其具有：第二NMOS電晶體，其具有第三源極、第三汲極、第三閘極與本體，其中，該本體耦接至該第二接地軌，該第三源極耦接至該第二汲極，該第三汲極耦接至第二電力軌，且該第二NMOS電晶體在該跨域ESD事件期間導通；以及第二PMOS電晶體，其具有第四源極、第四汲極與第四閘極，其中，該第四源極耦接至該第一接地軌，該第四汲極耦接至該第三閘極，該第四閘極耦接至該第二接地軌，且在該跨域ESD事件期間提供第三ESD路徑，該第三ESD路徑經由該第二NMOS電晶體而從該第一PMOS電晶體至該第二電力軌。
其他態樣包含一種電路，其具有：第三NMOS電晶體，其具有第五源極、第五汲極與第五閘極，其中，該第五源極耦接至該第一源極；以及第三PMOS電晶體，其具有第六源極、第六汲極與第六閘極，其中，該第六源極耦接至該第二電力軌，該第六汲極耦接至該第五汲極，且該第六閘極耦接至該第二汲極與該第五閘極，以及其中，該第一電力鉗位包含：電阻器，其耦接至該第一電力軌；電容器，其耦接至該電阻器與該第一接地軌；以及反向器，其具有耦接至該電阻器和該電容器的輸入終端與耦接至該第一閘極的輸出終端。
本揭露的額外態樣與技術效果對於瞭解下面實施方式的所屬技術領域的技術人員將變得立即顯而易知，其中，本揭露的實施例僅是以可設想實現本揭露的最佳模式的說明方式來描述。將理解的是，本揭露能有其他 與不同的實施例，且其許多細節能在不背離本揭露的情況下在各種明顯態樣中修改。因此，附圖與說明書本質上被視為說明用，而非做為限制。
101‧‧‧I/O輸入終端
103、105、107、109、201、203、205、207、227、301、303、305、307、329、331、401、403、405、407、419、427、435、439‧‧‧電晶體
401‧‧‧第一PMOS電晶體
403‧‧‧第二NMOS電晶體
405‧‧‧第三PMOS電晶體
407‧‧‧第一NMOS電晶體
419‧‧‧第三NMOS電晶體
427‧‧‧第二PMOS電晶體
111a、111b‧‧‧設計路徑
113、209、211、309、311、415、421‧‧‧電力軌
115、119、123、213、215、313、315、417、437‧‧‧接地軌
117、125、217、219、317、319‧‧‧鉗位
121、221、225、321、409‧‧‧二極體
127、129、411、413、441‧‧‧路徑
223、323、325、327、431‧‧‧電阻器
333、335‧‧‧源極泵電阻器
423‧‧‧核心鉗位、第二鉗位
425‧‧‧反向器
429‧‧‧I/O鉗位、第一鉗位
433‧‧‧電容器
本揭露在附圖的圖中以例子的方式且並非限制的方式說明，且相同的元件符號表示相似的元件，其中：第1圖概略說明包含傳統跨域ESD保護架構的電路；第2圖概略說明傳統跨域ESD保護架構的問題的典型解決方案；第3圖概略說明傳統跨域ESD保護架構的問題的另一解決方案；以及第4A圖與第4B圖概略說明根據本揭露的例示實施例的用於先進技術的實現跨域ESD保護架構的電路。
在下列的描述中，為了解釋的目的，提出許多具體細節以提供例示實施例的徹底瞭解。然而，應該顯而易見的是，可在沒有這些具體細節或其等效安排的情況下實行該例示實施例。在其他的例子中，以方塊圖形式顯示衆所皆知的結構與裝置，以避免不必要地模糊例示實施例。此外，除非已指出用別的方法，否則應理解使用在說明書與權利要求中表示要素、反應條件等的量、比例與數值特性的所有數位在所有例子中是以用語「大約」來修 改。
本揭露是對付與解決例如在跨域介面電路中的ESD快速變換的問題。本揭露是對付與解決下列此種問題，例如，尤其是當ESD事件在耦接至該I/O電力鉗位的電力軌處發生時，經由I/O電力鉗位元提供信號以導通ESD電晶體，進而防止跨域電路中的脆弱電晶體(例如其耦接至該ESD電晶體)的閘極氧化物崩潰。
第4A圖與第4B圖概略說明根據本揭露的例示實施例的用於先進技術的實現跨域ESD保護架構的電路。舉例來說，顯示於第4A圖中的電路(例如，配置相似第1圖的對應元件的在其他元件中的包含電晶體401、403、405與407、及二極體409)實現路徑411與413。如圖所示，路徑411(例如從電力軌415至接地軌417)包含電晶體401與419、及路徑413(例如從電力軌415至電力軌421)包含電晶體401與419、接地軌417、及核心鉗位423。為了說明的目的，提供下列例示情景：
在跨域VDD1至VSS2的ESD快速變換的情況下，其目的可例如包含防止電晶體407的閘極氧化物崩潰。在ESD事件期間，來自該ESD事件的ESD電流將流過一個或多個傳統設計路徑(例如從第1圖的設計路徑111a)。此外，因為電晶體419由於在I/O鉗位429的反向器425與電晶體427之間的節點是「高的(high)」(例如由於在電阻器431與電容器433之間的節點是「低的(low)」)而導通，所以在該ESD事件期間將存在路徑 411。因此，來自該ESD事件的一些ESD電流將經由路徑411流到接地軌417，以防止毀損電晶體407的閘極氧化物。
在跨域VDD1至VDD2的ESD快速變換的情況下，其目的可例如包含防止電晶體405的閘極氧化物崩潰。與前述情景相似，來自該ESD事件的ESD電流將流過一個或多個傳統設計路徑(例如從第1圖的設計路徑111b)。因為電晶體419在該ESD事件期間導通(例如由於在反向器425與電晶體427之間的節點是「高的(high)」)，將也可得到路徑413，其如同從電力軌415至電力軌421的ESD電流路徑。所以，一些ESD電流將經由路徑413流到電力軌421，以防止毀損電晶體405的閘極氧化物。
第4B圖所示的電路進一步包含具有電晶體435(例如PMOS電晶體，其源極耦接至接地軌437且其閘極耦接至接地軌417)與439(例如NMOS電晶體，其本體(主體)耦接至接地軌417)的結構。如此，在跨域VDD1至VDD2的ESD快速變換的情況下，也可得到路徑441，其如同從電力軌415至電力軌421的ESD電流路徑。所以，一些ESD電流也將經由路徑441流到電力軌421，進一步緩和ESD電流在電晶體405上的衝擊，並防止損毀電晶體405的閘極氧化物。
除了保護電晶體405與407的閘極氧化物之外，第4A圖與第4B圖的ESD保護架構不需要電源啟動順序(例如，因為該本體(或主體)被接地軌417束縛，所 以在電晶體439的源極與電力軌421之間沒有形成寄生前二極體)。實現第4A圖與第4B圖的ESD保護架構的電路也有顯著尺寸縮減，這是因為這些架構是不必要有佔用顯著晶片區域總數的額外電阻器(例如電阻器323、325與327、源極泵電阻器333與335等)。此外，如所指出的，這些架構補充高速I/O應用(例如，沒有減低此種應用的速度的源極泵電阻器333與335)。此外，因為電晶體419的閘極沒有直接耦接至接地軌437，電晶體419將不遭受錯誤觸發，而因此第4A圖與第4B圖的ESD保護架構將不會由於具有雜訊的I/O接地軌437而經歷核心輸出功能的失真。
本揭露的實施例可達到許多技術效果，包含脆弱MOSFET電晶體的閘極氧化物保護、高速I/O應用、設計簡單化、縮減裝置(或電路)尺寸等。本揭露的實施例在各種工業應用中享有效用，該應用是例如微處理器、智慧型電話、行動電話、蜂巢式手機(cellular handset)、機上盒、DVD記錄器與播放器、車用導航、印表機與週邊設備、網路與電信裝備、遊戲系統、數位相機、或利用邏輯或高壓技術節點的任何裝置。本揭露因此享有在高度綜合半導體裝置的任何各種型式中的工業可應用性，該裝置包含使用ESD保護裝置以通過ESD/閂鎖效應(latch-up)的標準規格的裝置(例如液晶顯示(LCD)驅動器、同步隨機存取記憶體(SRAM)、單次寫入(One Time Programming，OTP)、電力管理產品等)。
在前面的描述中，本揭露參照其特定例示實施例來描述。然而，將明顯的是，在不背離本揭露的較廣精神與範疇的情況下，可對其做各種修改與改變，如同所提出的申請專利範圍。因此說明書與附圖視為說明用而非做為限制。應瞭解本揭露能使用各種其他結合與實施例，且能在本處所表現的發明概念的範疇內做任何改變或修改。
401、403、405、407、419、427‧‧‧電晶體
401‧‧‧第一PMOS電晶體
403‧‧‧第二NMOS電晶體
405‧‧‧第三PMOS電晶體
407‧‧‧第一NMOS電晶體
419‧‧‧第三NMOS電晶體
427‧‧‧第二PMOS電晶體
409‧‧‧二極體
411、413‧‧‧路徑
415‧‧‧電力軌
417、437‧‧‧接地軌
423‧‧‧核心鉗位、第二鉗位
425‧‧‧反向器
429‧‧‧I/O鉗位、第一鉗位
431‧‧‧電阻器
433‧‧‧電容器

Claims (15)

  1. 一種用以實現跨域靜電放電保護架構之電路，係包括：第一電力鉗位，係耦接至第一電力軌與第一接地軌；第一NMOS電晶體，係具有第一源極、第一汲極與第一閘極，其中，該第一源極耦接至第二接地軌；第一PMOS電晶體，係具有第二源極、第二汲極與第二閘極，其中，該第二源極耦接至該第一電力軌，以及於該第一電力軌處發生ESD事件期間，該第一電力鉗位提供用以導通該第一NMOS電晶體的信號；第二NMOS電晶體，係具有第三源極、第三汲極、第三閘極與本體，其中，該本體耦接至該第二接地軌，以及該第二NMOS電晶體在該ESD事件期間導通；以及第二PMOS電晶體，係具有第四源極、第四汲極與第四閘極，其中，該第四源極耦接至該第一接地軌，該第四汲極耦接至該第三閘極，以及該第四閘極耦接至該第二接地軌。
  2. 如申請專利範圍第1項所述之電路，其中，該第一閘極耦接至該第一電力鉗位，該第二汲極耦接至該第一汲極，以及在該ESD事件期間提供ESD路徑，該ESD路徑經由該第一NMOS電晶體而從該第一PMOS電晶體至該第二接地軌。
  3. 如申請專利範圍第1項所述之電路，進一步包括： 第二電力鉗位，係耦接至第二電力軌與該第二接地軌，其中，在該ESD事件期間提供ESD路徑，該ESD路徑經由該第一NMOS電晶體與該第二電力鉗位而從該第一PMOS電晶體至該第二電力軌。
  4. 如申請專利範圍第1項所述之電路，其中，在該ESD事件期間提供ESD路徑，該ESD路徑經由該第二NMOS電晶體而從該第一PMOS電晶體至該第二電力軌。
  5. 如申請專利範圍第1項所述之電路，進一步包括：第三NMOS電晶體，係具有第五源極、第五汲極與第五閘極，其中，該第五源極耦接至該第一源極；以及第三PMOS電晶體，係具有第六源極、第六汲極與第六閘極，其中，該第六源極耦接至該第二電力軌，該第六汲極耦接至該第五汲極，以及該第六閘極耦接至該第二汲極與該第五閘極。
  6. 如申請專利範圍第1項所述之電路，其中，該第一電力鉗位包含：電阻器，係耦接至該第一電力軌；電容器，係耦接至該電阻器與該第一接地軌；以及反向器，係具有耦接至該電阻器和該電容器的輸入終端與耦接至該第一閘極的輸出終端。
  7. 一種實現跨域靜電放電保護架構之方法，係包括：將第一電力鉗位耦接至第一電力軌與第一接地 軌；提供第一NMOS電晶體，該第一NMOS電晶體係具有第一源極、第一汲極與第一閘極；將該第一源極耦接至第二接地軌；提供第一PMOS電晶體，該第一PMOS電晶體係具有第二源極、第二汲極與第二閘極；將該第二源極耦接至該第一電力軌；於該第一電力軌處發生ESD事件期間，經由該第一電力鉗位提供信號以導通該第一NMOS電晶體提供第二NMOS電晶體，該第二NMOS電晶體係具有第三源極、第三汲極、第三閘極與本體；以及將該本體耦接至該第二接地軌，其中，該第二NMOS電晶體在該ESD事件期間導通；將該第三源極耦接至該第二汲極；將該第三汲極耦接至第二電力軌；提供第二PMOS電晶體，該第二PMOS電晶體係具有第四源極、第四汲極與第四閘極；將該第四源極耦接至該第一接地軌；將該第四汲極耦接至該第三閘極；以及將該第四閘極耦接至該第二接地軌。
  8. 如申請專利範圍第7項所述之方法，進一步包括：將該第一閘極耦接至該第一電力鉗位；以及將該第二汲極耦接至該第一汲極，其中，於該ESD事件期間提供ESD路徑，該ESD路徑經由該第一NMOS 電晶體而從該第一PMOS電晶體至該第二接地軌。
  9. 如申請專利範圍第7項所述之方法，進一步包括：將第二電力鉗位耦接至第二電力軌與該第二接地軌，其中，於該ESD事件期間提供ESD路徑，該ESD路徑經由該第一NMOS電晶體與該第二電力鉗位而從該第一PMOS電晶體至該第二電力軌。
  10. 如申請專利範圍第7項所述之方法，其中，於該ESD事件期間提供ESD路徑，該ESD路徑經由該第二NMOS電晶體而從該第一PMOS電晶體至該第二電力軌。
  11. 如申請專利範圍第7項所述之方法，進一步包括：提供第三NMOS電晶體，該第三NMOS電晶體具有第五源極、第五汲極與第五閘極；將該第五源極耦接至該第一源極；提供第三PMOS電晶體，該第三PMOS電晶體係具有第六源極、第六汲極與第六閘極；將該第六源極耦接至該第二電力軌；將該第六汲極耦接至該第五汲極；以及將該第六閘極耦接至該第二汲極與該第五閘極。
  12. 如申請專利範圍第7項所述之方法，其中，該第一電力鉗位藉由以下提供：提供耦接至該第一電力軌的電阻器；提供耦接至該電阻器與該第一接地軌的電容器；以及提供具有輸入終端與輸出終端的反向器，該輸入 終端耦接至該電阻器與該電容器，而該輸出終端耦接至該第一閘極。
  13. 一種用以實現跨域靜電放電保護架構之電路，係包括：第一電力鉗位，係耦接至第一電力軌與第一接地軌；第一NMOS電晶體，係具有第一源極、第一汲極與第一閘極；第一PMOS電晶體，係具有第二源極、第二汲極與第二閘極；第二NMOS電晶體，係具有第三源極、第三汲極、第三閘極與本體；以及第二PMOS電晶體，係具有第四源極、第四汲極與第四閘極，其中，該第一源極耦接至第二接地軌，以及該第一閘極耦接至該第一電力鉗位，該第二源極耦接至該第一電力軌，以及該第二汲極耦接至該第一汲極，其中，於該第一電力軌處發生跨域ESD事件期間，該第一電力鉗位提供用以導通該第一NMOS電晶體的信號，以及於該跨域ESD事件期間提供第一ESD路徑，該第一ESD路徑經由該第一NMOS電晶體而從該第一PMOS電晶體至該第二接地軌，其中，該本體耦接至該第二接地軌，該第三源極耦接至該第二汲極，該第三汲極耦接至第二電力軌，以及該第二NMOS電晶體在該跨域ESD事件期間導 通，以及其中，該第四源極耦接至該第一接地軌，該第四汲極耦接至該第三閘極，該第四閘極耦接至該第二接地軌，以及在該跨域ESD事件期間提供第三ESD路徑，該第三ESD路徑經由該第二NMOS電晶體而從該第一PMOS電晶體至該第二電力軌。
  14. 如申請專利範圍第13項所述之電路，進一步包括：第二電力鉗位，係耦接至第二電力軌與該第二接地軌，其中，在該跨域ESD事件期間提供第二ESD路徑，該第二ESD路徑經由該第一NMOS電晶體與該第二電力鉗位而從該第一PMOS電晶體至該第二電力軌。
  15. 如申請專利範圍第13項所述之電路，進一步包括：第三NMOS電晶體，係具有第五源極、第五汲極與第五閘極，其中，該第五源極耦接至該第一源極；以及第三PMOS電晶體，係具有第六源極、第六汲極與第六閘極，其中，該第六源極耦接至該第二電力軌，該第六汲極耦接至該第五汲極，以及該第六閘極耦接至該第二汲極與該第五閘極，以及其中，該第一電力鉗位包含：電阻器，係耦接至該第一電力軌；電容器，係耦接至該電阻器與該第一接地軌；以及反向器，係具有耦接至該電阻器和該電容器的輸 入終端與耦接至該第一閘極的輸出終端。
TW102105964A 2012-03-09 2013-02-21 一種用以跨域靜電放電保護架構之電路及方法 TWI501499B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/415,970 US8848326B2 (en) 2012-03-09 2012-03-09 Cross-domain ESD protection scheme

Publications (2)

Publication Number Publication Date
TW201401703A TW201401703A (zh) 2014-01-01
TWI501499B true TWI501499B (zh) 2015-09-21

Family

ID=49029782

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102105964A TWI501499B (zh) 2012-03-09 2013-02-21 一種用以跨域靜電放電保護架構之電路及方法

Country Status (6)

Country Link
US (1) US8848326B2 (zh)
KR (1) KR20130103413A (zh)
CN (1) CN103311239B (zh)
DE (1) DE102013204031B4 (zh)
SG (1) SG193702A1 (zh)
TW (1) TWI501499B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104660244A (zh) * 2013-11-22 2015-05-27 天津市北海通信技术有限公司 一种网络接口及esd保护器件电路
EP3054481A1 (en) * 2015-02-04 2016-08-10 Nxp B.V. Semiconductor device comprising an ESD protection circuit
TWI566367B (zh) * 2015-11-10 2017-01-11 世界先進積體電路股份有限公司 跨域靜電放電保護裝置
US10141301B2 (en) * 2016-08-15 2018-11-27 Nxp B.V. Cross-domain ESD protection
US10128234B2 (en) * 2016-11-18 2018-11-13 Taiwan Semiconductor Manufacturing Company Limited Electromigration resistant semiconductor device
CN107910858B (zh) * 2017-12-07 2020-09-18 长鑫存储技术有限公司 低压静电保护电路、芯片电路及其静电保护方法
US10854594B2 (en) 2018-05-31 2020-12-01 Microsoft Technology Licensing, Llc Electrostatic discharge circuit for cross domain ESD protection
KR102681356B1 (ko) * 2018-12-21 2024-07-05 주식회사 엘엑스세미콘 정전기 방전 보호 회로
US11848554B2 (en) * 2021-04-21 2023-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge circuit and method of operating same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7280328B2 (en) * 2003-07-24 2007-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device
TW200828557A (en) * 2006-12-29 2008-07-01 Dongbu Hitek Co Ltd Device for protecting semiconductor IC
TWI305039B (en) * 2006-03-02 2009-01-01 Ind Tech Res Inst High-voltage tolerant power-rail esd clamp circuit for mixed-voltage i/o interface
TWI356484B (en) * 2007-10-10 2012-01-11 Amazing Microelectronic Corp Esd protection circuit for ic with separated power

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7085113B2 (en) * 2004-08-20 2006-08-01 International Business Machines Corporation ESD protection power clamp for suppressing ESD events occurring on power supply terminals
US7595968B2 (en) 2006-03-24 2009-09-29 Texas Instruments Incorporated Circuit to reduce internal ESD stress on device having multiple power supply domains
US7848068B2 (en) * 2006-09-07 2010-12-07 Industrial Technology Research Institute ESD protection circuit using self-biased current trigger technique and pumping source mechanism

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7280328B2 (en) * 2003-07-24 2007-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device
TWI305039B (en) * 2006-03-02 2009-01-01 Ind Tech Res Inst High-voltage tolerant power-rail esd clamp circuit for mixed-voltage i/o interface
TW200828557A (en) * 2006-12-29 2008-07-01 Dongbu Hitek Co Ltd Device for protecting semiconductor IC
TWI356484B (en) * 2007-10-10 2012-01-11 Amazing Microelectronic Corp Esd protection circuit for ic with separated power

Also Published As

Publication number Publication date
CN103311239B (zh) 2016-04-27
CN103311239A (zh) 2013-09-18
US8848326B2 (en) 2014-09-30
TW201401703A (zh) 2014-01-01
US20130235498A1 (en) 2013-09-12
SG193702A1 (en) 2013-10-30
DE102013204031B4 (de) 2023-02-02
DE102013204031A1 (de) 2013-09-12
KR20130103413A (ko) 2013-09-23

Similar Documents

Publication Publication Date Title
TWI501499B (zh) 一種用以跨域靜電放電保護架構之電路及方法
TWI525954B (zh) 靜電放電保護之電路及方法
US7420789B2 (en) ESD protection system for multi-power domain circuitry
US7755871B2 (en) Power-rail ESD protection circuit with ultra low gate leakage
US8072720B2 (en) Electrostatic protection circuit
TWI532317B (zh) 靜電放電強度輸入輸出驅動電路
US7649214B2 (en) ESD protection system for multiple-domain integrated circuits
US20200035670A1 (en) Electrostatic discharge protection apparatus for integrated circuit
US20090040668A1 (en) Esd protection circuits for mixed-voltage buffers
US8786990B2 (en) Driver-based distributed multi-path ESD scheme
US20150062761A1 (en) Electrostatic Discharge Protection for Level-Shifter Circuit
US7417837B2 (en) ESD protection system for multi-power domain circuitry
US20080198520A1 (en) Electrostatic discharge protection circuit with lowered driving voltage
US8743517B2 (en) ESD protection circuit
KR20130135093A (ko) 래치-업 로버스트 scr-기반 디바이스
US8724271B2 (en) ESD-robust I/O driver circuits
US9154133B2 (en) ESD robust level shifter
KR100631957B1 (ko) 정전기 방전 보호 회로
US10431975B2 (en) Cross-domain ESD protection circuit
KR101867510B1 (ko) 정전기 방전 회로
KR100323452B1 (ko) 전자기효과 방지회로
JP2017037991A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees