TWI527147B - 用於安裝半導體晶片的方法及設備 - Google Patents

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Description

用於安裝半導體晶片的方法及設備
本發明涉及一種用於將半導體晶片安裝在基板上的方法和設備。這樣的自動安裝設備在技術圈被稱為晶片接合機(die bonder)。所述自動安裝設備包括分配站和黏接站，所述分配站用於將黏合劑塗敷至基板的基板位置，並且所述黏接站用於將半導體晶片放置在設有黏合劑的基板位置上。
基板包含其上分別安裝一個半導體晶片的預定數目的基板位置。處理通常用如下方式實現，即在分配站處的第一步驟中，將黏合劑的一部分分配至基板的每個基板位置。基板然後被傳送至黏接站，並且塗敷半導體晶片。現在存在其中將數千個小的半導體晶片安裝在每塊基板上的應用。基板位置的數目可如此大，使得即使以非常高的吞吐率(UPH=單位每小時)，自動安裝設備也需要用於給基板的所有基板位置提供黏合劑的時間，所述時間比黏合劑的所謂“停留時間”或“乾燥時間”長。停留時間對於某一黏合劑指定黏合劑的塗敷與半導體晶片的放置之間的最長時間在不出現品質問題的情況下可以是多長。該問題具體地是表層隨著時間的推移形成在塗敷至基板位置的黏合劑的一部分上，該表層在半導體晶片的安裝期間不利地影響黏合劑的性能。該問題現今透過如下方式避免：僅給基板位置的一部分提供黏合劑，然後裝配半導體晶片並使基板多次穿過晶片接合機(die bonder)，直到所有基板位置裝配半導體晶片為止；或者將分配站與黏接站彼此盡可能靠近佈置，使得黏合劑到一個基板位置的塗敷與半導體晶片在所述一個基板位置上的放置可在較短的時間延遲的情況下出現。這些解決方案具有各種缺點。
本發明的目的是為這些應用研製較好的解決方法。
每塊基板具有按矩陣的方式佈置成行與列的預定數目M的基板位置，其中行與傳送的方向平行，並且列與傳送的方向垂直。每塊基板根據本發明被劃分成K個大致相同尺寸的子區域，即每個子區域大致包括N=M/K個基板位置。子區域的數目至少為K=2。半導體晶片透過以下步驟安裝：- 將基板傳送至分配站，- 將黏合劑部分分配至第一子區域的每個基板位置中，- 將基板傳送至黏接站，- 將半導體晶片放置在第一子區域的基板位置上，- 將基板傳送回分配站，- 將黏合劑部分分配至第二子區域的每個基板位置中，- 將基板傳送至黏接站，- 將半導體晶片放置在第二子區域的基板位置上，並如此繼續，直到給基板的所有子區域裝配半導體晶片為止。
在此的事實是一塊接一塊基板設有黏合劑部分並裝配半導體晶片，其中一塊基板總是位於分配站處，並且同時另一基板位於黏接站處。為了能自動序列，將緩衝站設置在分配站與黏接站之間，該緩衝站被構造為通過處，待從分配站傳送至黏接站的一塊或兩塊基板和待在相反的方向上從黏接站傳送至分配站的一塊基板可在該通過處越過。緩衝站因此被構造成臨時接納一塊或兩塊基板和從傳送路徑移除所述一塊或兩塊基板。
τ1指示在分配站處將黏合劑的一部分塗敷至基板位置所需的平均迴圈時間，並且τ2指示在黏接站處將半導體晶片放置在基板位置上所需的平均迴圈時間。給子區域的所有基板位置提供黏合劑部分所需的時間△t1因此為△t1=N＊τ1。將半導體晶片放置在子區域的所有基板位置上所需的時間△t2因此為△t2=N＊τ2。黏合劑到指定的基板位置的塗敷與半導體晶片在該指定的基板位置處的放置之間經過的時間△t因此是兩個時間△t1與△t2的較大者，即△t=maximum(△t1、△t2)，其中從分配站到黏接站的傳送時間比較起來可以忽略。停留時間tD是由黏合劑的廠家提供的時間，該時間指定黏合劑的塗敷與半導體晶片的放置之間的最長時間在不出現品質問題的情況下可以是多長。原則上，子區域的數目K應盡可能地小，但應選擇成使得通常滿足條件△t<tD。
數目K例如可確定如下：a)將由分配站給基板的所有M個基板位置提供黏合劑所需的時間△tS1計算為△tS1=M＊τ1， b)將由黏接站給基板的所有M個基板位置裝配半導體晶片所需的時間△tS2計算為△tS2=M＊τ2，c)將時間△tS選擇為兩個時間△tS1與△tS2的較大者，即△tS=maximum(△tS1、△tS2)，d)計算比率R=△tS/tD，e)藉由將比率R上舍入至下一較大的整數或下舍入至下一較小的整數確定數目K。
如果藉由將比率R上舍入至下一較大的整數確定數目K，則黏合劑到一個基板位置的塗敷與半導體晶片在該基板位置上的放置之間經過的時間肯定比停留時間tD短。然而，如果比率R僅比整數L稍大、例如R=L.13或R=L.23或者甚至更大，則可相當合理地藉由將比率R下舍入至下一較小的整數確定數目K，並且具體地是因為儘管超過停留時間tD，但品質可滿足在指定的應用中強加的需求。該決定在於工藝工程師的判斷。
例如由於基板位置的總數M不可被數目K除盡為整數或者由於一列在所有情況下要精加工並且基板列的數目不可被數目K除盡為整數，所以事實可能是K個子區域不完全具有相同的尺寸。因此，事實可能是K個子區域僅大致具有相同的尺寸。
如果基板劃分成的K個子區域大致具有相同的尺寸，則如果採用的緩衝站使得待從分配站傳送至黏接站的一塊基板和待在相反的方向上從黏接站傳送至分配站的一塊基板可越過，則這是足夠的。為了可處理被劃分成通常為K-1個相同尺寸的子區域和一個較小的子區域 的不同尺寸的子區域的基板，必須採用緩衝站，以使待從分配站傳送至黏接站的兩塊基板和待從黏接站傳送至分配站的一塊基板越過。
併入說明書並構成說明書一部分的附圖例示了本發明的一個以上的實施例，並且與詳細說明一起用於說明本發明的原理和實現。附圖沒有按比例繪製。
圖1和2為了理解本發明的需要而示出用於將半導體安裝在基板上的設備即所謂晶片接合機(die bonder)的部件。圖3示出圖1的放大部分，圖4示出圖2的放大部分。該設備包括分配站1、緩衝站2、黏接站3和用於傳送基板的傳送裝置4，分配站1、緩衝站2、黏接站3和傳送裝置4以所述序列相繼佈置。在該示例中，傳送裝置4包括其上擱置基板的兩根平行延伸的導軌5和可與導軌5平行或成銳角移動的至少兩個夾具6，其中為了傳送，每個夾具6分別將一塊基板夾在兩個夾爪之間並將該基板移至期望的站。分配站1被構造成將黏合劑分配至基板的基板位置。黏接站3被構造成將半導體晶片放置在設有黏合劑的基板位置上。緩衝站2被構造成：從傳送路徑移除已在黏接站3處部分地裝配有半導體晶片並待從黏接站3傳送至分配站1的基板，並臨時停放該基板，使得已在分配站1處被塗敷黏合劑部分並且此時必須被裝配半導體晶片的一塊相繼基板或兩塊相繼基板能夠從分配站1被傳送至黏接站3即經過被停放的基板。
在示出的優選實施例中，緩衝站2包括緊固至共用支撐件7的四根平行延伸的導軌，即設置在第一平面中的兩根第一導軌8和設置在位於上方的第二平面中的兩根第二導軌9。支撐件7可借助於驅動器10在與傳送路徑垂直延伸的高度z上升高和降低。在該示例中，緩衝站2可採取兩個位置、即升高位置A(圖1和圖3)與降低位置B(圖2和圖4)，在該升高位置A中，第一導軌8與傳送裝置4的導軌5齊平，在該降低位置B中，第二導軌9與傳送裝置4的導軌5齊平。如在圖2和圖4中顯而易見的，重疊的導軌8、9可由單體材料製成。面對夾具6的導軌8、9較佳地形成有突出的止動部，遠離夾具6地面向的導軌8、9較佳地形成為凹槽。
因此，緩衝站2被構造成從傳送裝置臨時接納一塊或兩塊基板並從傳送路徑移除所述一塊或兩塊基板，即所述一塊或兩塊基板可臨時被停放在傳送路徑的外部，使得待從分配站1傳送至黏接站3的一塊或兩塊基板可越過待在相反的方向上從黏接站3傳送至分配站1的基板。
圖5示出了序列圖，該序列圖參考三塊基板S1至S3圖示了根據本發明的第一示例性實施例如何處理基板，其中K個子區域大致具有相同數目的基板位置、即大約M/K個基板位置。在該示例中，K=3。分配站1的位置、緩衝站2的位置和黏接站3的位置由箭頭標記，t指示時間軸。緩衝站2位於位置A。半導體晶片被如下安裝在基板上：
A1)將第一基板S1傳送至分配站1。
B1)基板S1的第一子區域的基板位置設有黏合劑部分。
C1)將第一基板S1傳送至黏接站3，將第二基板S2傳送至分配站1。
D1)基板S2的第一子區域的基板位置設有黏合劑部分。與此平行，給基板S1的第一子區域的基板位置裝配半導體晶片。
E1)透過下述步驟交換兩塊基板S1與S2：
- 將基板S1傳送至緩衝站2。
- 使緩衝站2進入位置B。
- 將基板S2傳送至黏接站3，其中基板S2經過緩衝站2。
- 使緩衝站2進入位置A。
- 將基板S1傳送至分配站1。
F1)基板S1的第二子區域的基板位置設有黏合劑部分。與此平行，給基板S2的第一子區域的基板位置裝配半導體晶片。
G1)透過下述步驟交換兩塊基板S1與S2：
- 將基板S2傳送至緩衝站2。
- 使緩衝站2進入位置B。
- 將基板S1傳送至黏接站3，其中基板S1經過緩衝站2。
- 使緩衝站2進入位置A。
- 將基板S2傳送至分配站1。
H1)基板S2的第二子區域的基板位置設有黏合劑部分。與此平行，給基板S1的第二子區域的基板位置裝配半導體晶片。
I1)與在步驟E1)中一樣地交換兩塊基板S1與S2。
K1)基板S1的第三子區域的基板位置設有黏合劑部分。與此平行，給基板S2的第二子區域的基板位置裝配半導體晶片。
L1)與在步驟G1)中一樣地交換兩塊基板S1與S2。
M1)基板S2的第三子區域的基板位置設有黏合劑部分。與此平行，給基板S1的第三子區域的基板位置裝配半導體晶片。
N1)將基板S1傳送至自動安裝設備的出口。
O1)將基板S2傳送至黏接站。
P1)將基板S3傳送至分配站1。
Q1)基板S3的第一子區域的基板位置設有黏合劑部分。與此平行，給基板S2的第三子區域的基板位置裝配半導體晶片。
第二基板S2此時完成裝配半導體晶片並被傳送至自動安裝設備的出口。半導體晶片的安裝以同樣的方式繼續基板S3及其它的基板。
當分配站1的平均迴圈時間τ1比黏接站3的平均迴圈時間τ2短時，執行步驟序列E1。當τ1>τ2時，用以下的步驟序列E1'代替步驟序列E1交換基板S1與S2：
- 將基板S2傳送至緩衝站2。
- 使緩衝站2進入位置B。
- 將基板S1傳送至分配站1，其中基板S1經過緩衝站2。
- 使緩衝站2進入位置A。
- 將基板S2傳送至黏接站3。
同樣的情形適用於步驟序列G1。
圖6示出了序列圖，該序列圖圖示了根據本發明的第二示例性實施例如何處理基板，其中K-1個子區域大致具有相同數目的基板位置，並且一個子區域具有近似一半的基板位置(例如M=18000，K=3，N1=N2=7200，N3=3600，其中N1至N3指示三個子區域的基板位置的數目)。緩衝站2位於位置A。半導體晶片被如下安裝在基板上：
A2)將第一基板S1傳送至分配站1。
B2)基板S1的第一子區域的基板位置設有黏合劑部分。
C2)將第一基板S1傳送至黏接站3，將第二基板S2傳送至分配站1。
D2)基板S2的第一子區域的基板位置設有黏合劑部分。與此平行，給基板S1的第一子區域的基板位置裝配半導體晶片。
E2)與在描述的第一過程的步驟E1或E1'中一樣地交換兩塊基板S1與S2。
F2)基板S1的第二子區域的基板位置設有黏合劑部分。與此平行，給基板S2的第一子區域的基板位置裝配半導體晶片。
G2)與在步驟G1中一樣地或者根據E1'類推與在步驟G1'中一樣地交換兩塊基板S1與S2。
H2)基板S2的第二子區域的基板位置設有黏合劑部分。與此平行，給基板S1的第二子區域的基板位置裝配半導體晶片。
I2)與在步驟E1或E1'中一樣地交換兩塊基板S1與S2。
K2)基板S1的第三子區域的基板位置設有黏合劑部分。只要已將此完成，就將基板S1傳送至緩衝站2，並將基板S3傳送至分配站1。基板S3的第一子區域的基板位置設有黏合劑部分。與此平行，給基板S2的第二子區域的基板位置裝配半導體晶片。為了在分配站1處或者在黏接站3處不存在不生產的閒置時間，第三基板S3的第一子區域的基板位置的數目大致與第一基板S1的第三子區域的基板位置的數目相同。對基板S2和S4來說情況也是如此。
L2)透過以下方式交換兩塊基板S1和S3與基板S2：
- 將基板S3傳送至緩衝站2。兩塊基板S1與S3此時一個接一個地位於緩衝站2中。
- 使緩衝站2進入位置B。
- 將基板S2傳送至分配站1，其中基板S2經過緩衝站2。
- 使緩衝站2進入位置A。
- 將基板S1傳送至黏接站3。
M2)基板S2的第三子區域的基板位置設有黏合劑部 分。只要已將此完成，就將基板S2傳送至緩衝站2。將黏合劑部分塗敷至基板S4的第一子區域的基板位置。只要已將此完成，就將基板S4傳送至緩衝站2。兩塊基板S2與S4此時一個接一個地位於緩衝站2中。與此平行，首先，給基板S1的第三子區域的基板位置裝配半導體晶片。只要基板S1的第三子區域完全裝配，就將基板S1傳送至自動安裝設備的出口，並將基板S3從緩衝站2傳送至黏接站3。然後給基板S3的第一子區域的基板位置裝配半導體晶片。
N2)透過以下方式交換基板S2和S4與基板S3：
- 使緩衝站2進入位置B。
- 將基板S3傳送至分配站1，其中基板S3經過緩衝站2。
- 使緩衝站2進入位置A。
- 將基板S2傳送至黏接站3。
O2)基板S3的第二子區域的基板位置設有黏合劑部分。與此平行，給基板S2的第三子區域的基板位置裝配半導體晶片。只要基板S2的第三子區域完全裝配，就將基板S2傳送至自動安裝設備的出口，並將基板S4從緩衝站2傳送至黏接站3。然後給基板S4的第一子區域的基板位置裝配半導體晶片。
P2)根據步驟E2類推交換基板S3與S4。
Q2)基板S3的第三子區域的基板位置設有黏合劑部分。與此平行，給基板S4的第二子區域的基板位置裝配半導體晶片。
等等。
這些過程步驟描述了本發明的雙過程特性的基本原理。本領域的技術人員將基於他的知識使單獨的步驟或子步驟彼此協調，使得用於基板的處理時間最短，即自動安裝設備的吞吐率UPH盡可能高。
在已示出並描述本發明的實施例與應用的同時，對受益於本公開的領域的技術人員顯而易見的是，在不偏離在此的發明概念的情況下可能有比上述更多的許多變型。因此，除了在所附權利要求及它們的等同物的精神下之外，本發明不受限制。
1‧‧‧分配站
2‧‧‧緩衝站
3‧‧‧黏接站
4‧‧‧傳送裝置
5‧‧‧導軌
6‧‧‧夾具
7‧‧‧支撐件
8‧‧‧第一導軌
9‧‧‧第二導軌
10‧‧‧驅動器
圖1、2為了理解本發明的需要而示出用於將半導體安裝在基板上的設備的部件。
圖3、4分別示出圖1和2的放大部分。
圖5、6示出序列圖。
1‧‧‧分配站
2‧‧‧緩衝站
3‧‧‧黏接站
5‧‧‧導軌
6‧‧‧夾具
7‧‧‧支撐件
8‧‧‧第一導軌
9‧‧‧第二導軌
10‧‧‧驅動器

Claims (5)

  1. 一種用於安裝半導體晶片的方法，其中在分配站處，將一個接一個的黏合劑部分分配至基板的基板位置，並且在黏接站處，將一個接一個半導體晶片放置在設有黏合劑的所述基板位置上，所述方法包括將所述基板劃分成至少兩個子區域以及根據以下步驟將所述半導體晶片安裝在每塊這樣的基板上：A)將所述基板傳送至所述分配站(1)；B)將黏合劑部分分配至所述基板的第一子區域的每個基板位置；C)將所述基板傳送至所述黏接站(3)；D)將半導體晶片放置在所述基板的所述第一子區域的所述基板位置上；E)將所述基板傳送回所述分配站(1)；F)將黏合劑部分分配至所述基板的第二子區域的每個基板位置；G)將所述基板傳送至所述黏接站(3)；以及H)如果所述子區域的數目是二，則將半導體晶片放置在所述基板的所述第二子區域的所述基板位置上並將所述基板傳送至出口，或者對於所述基板的每個另一子區域重複步驟E至H，其中在步驟E中的所述基板在設置於所述分配站(1)與所述黏接站(3)之間的緩衝站(2)中越過從所述分配站(1)傳送至所述黏接站(3)的一塊或兩塊相繼基板。
  2. 如申請專利範圍第1項所述的方法，其中每塊基板的所述至少兩個子區域包含大致相同數目的基板位置。
  3. 一種用於安裝半導體晶片的設備，所述設備包括：分配站(1)，所述分配站(1)被構造成將黏合劑部分分配至基板的基板位置；黏接站(3)，所述黏接站(3)被構造成將半導體晶片放置在設有黏合劑的所述基板位置上；傳送裝置(4)，所述傳送裝置(4)被構造成沿著傳送路徑傳送所述基板，所述傳送路徑從入口通向所述分配站(1)、從所述分配站(1)通向所述黏接站(3)和從所述黏接站(3)通向出口；以及緩衝站(2)，所述緩衝站(2)設置在所述分配站(1)與所述黏接站(3)之間，並被構造成(A)從所述傳送裝置(4)臨時接納待從所述分配站(1)傳送至所述黏接站(3)的基板並將所述基板從所述傳送路徑移除，使得另一基板能夠被所述傳送裝置(4)從所述黏接站(3)傳送至所述分配站(1)；或者(B)從所述傳送裝置(4)臨時接納待從所述黏接站(3)傳送至所述分配站(1)的基板並將所述基板從所述傳送路徑移除，使得另一基板能夠被所述傳送裝置(4)從所述分配站(1)傳送至所述黏接站(3)。
  4. 如申請專利範圍第3項所述的設備，其中所述緩衝站(2)被構造成從所述傳送路徑臨時接納並移除兩塊基板。
  5. 如申請專利範圍第3或4項所述的設備，其中 所述傳送裝置(4)具有導軌(5)，在所述導軌(5)上擱置待傳送的所述基板，所述緩衝站(2)具有設置在兩個重疊的平面中的第一導軌(8)與第二導軌(9)，所述緩衝站(2)被構造成被升高至升高位置和降低至降低位置，在所述升高位置中，所述第一導軌(8)與所述傳送裝置(4)的所述導軌(5)齊平，並且在所述降低位置中，所述第二導軌(9)與所述傳送裝置(4)的所述導軌(5)齊平。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110831348A (zh) * 2019-11-24 2020-02-21 湖南凯通电子有限公司 热敏电阻粘接机

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH708881B1 (de) * 2013-11-20 2017-06-15 Besi Switzerland Ag Durchlaufofen für Substrate, die mit Bauteilen bestückt werden, und Die Bonder.
KR101634303B1 (ko) 2016-02-01 2016-07-11 한국씨티에스주식회사 복층의 보온층이 형성된 탄소섬유 발열체를 이용한 발열의자
KR101884727B1 (ko) 2018-05-09 2018-08-29 주식회사 유니온씨티 탄소발열체를 이용한 발열의자
KR101884265B1 (ko) 2018-05-09 2018-08-02 주식회사 유니온씨티 탄소발열체를 이용한 뜬구조 쿨링겸용 발열의자
DE102022135082A1 (de) 2022-12-31 2024-07-11 Besi Switzerland Ag Vorrichtung und Verfahren zum Bonden von Komponenten und Substraten

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1644044A (en) * 1925-05-28 1927-10-04 David A Urie Machine for attaching color chips to cards
US4061521A (en) * 1976-07-19 1977-12-06 Color Communications, Inc. Method and apparatus for manufacture of swatch bearing sheets
KR100245794B1 (ko) 1997-09-22 2000-03-02 윤종용 리드 프레임 이송장치 및 이를 구비한 와이어 본딩 장치
JP4151151B2 (ja) 1999-04-06 2008-09-17 松下電器産業株式会社 ダイボンディング用のペースト塗布装置およびペースト塗布方法
US6416612B1 (en) * 1999-06-09 2002-07-09 Color Communications, Inc. Method of making a color display device
TW508644B (en) 2001-11-19 2002-11-01 Advanced Semiconductor Eng Die bonding device
JP4102634B2 (ja) * 2002-09-27 2008-06-18 Ｔｏｗａ株式会社 電子部品の樹脂注入装置
JP4471563B2 (ja) * 2002-10-25 2010-06-02 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4076841B2 (ja) * 2002-11-07 2008-04-16 シャープ株式会社 半導体装置の製造方法
KR100524974B1 (ko) * 2003-07-01 2005-10-31 삼성전자주식회사 양면 스택 멀티 칩 패키징을 위한 인라인 집적회로 칩패키지 제조 장치 및 이를 이용한 집적회로 칩 패키지제조 방법
DE102004052559A1 (de) 2003-11-11 2005-07-14 Unaxis International Trading Ltd. Einrichtung für die Montage von Halbleiterchips
KR100634869B1 (ko) * 2005-05-30 2006-10-17 삼성전자주식회사 멀티 다이 접착 장치
KR100790557B1 (ko) * 2006-06-23 2008-01-02 세메스 주식회사 선입선출을 하는 버퍼 시스템
US7568606B2 (en) * 2006-10-19 2009-08-04 Asm Technology Singapore Pte Ltd. Electronic device handler for a bonding apparatus
EP2141258A1 (en) * 2008-06-27 2010-01-06 Applied Materials, Inc. Processing system and method of operating a processing system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110831348A (zh) * 2019-11-24 2020-02-21 湖南凯通电子有限公司 热敏电阻粘接机

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Publication number Publication date
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