TWI521526B - 用於未編程之一次編程記憶體陣列的測試格 - Google Patents

Description

用於未編程之一次編程記憶體陣列的測試格

本發明一般係關於非揮發記憶體。更具體來說，本發明係關於一次編程(OTP)的記憶體。

反熔絲記憶體係一種類型的一次編程(OTP)記憶體，裝置能與資料一次地被永久編程(用電力)。使用者會編程這個資料以用於特定的應用。有多種可供使用之OTP記憶格的類型。OTP記憶體提供使用者彈性層級，因為能編程任何資料。

反熔絲記憶體可用於所有一次編程的應用，包括RF-ID標籤。RF-ID加標應用在企業中獲得最多認同，尤其是例如在銷售、安全性、運輸、物流、及軍用應用上。簡單且完全的CMOS相容性反熔絲記憶體對積體電路製造及測試程序考量到RF-ID標籤應用的概念。因此，能透過在每個晶圓上及/或每個在晶圓上的晶粒上利用與RF通訊介面結合的反熔絲記憶體來增加IC製造的生產率，其允許在IC製造與封裝期間以及組裝印刷電路板期間能非接觸編程並讀取晶片特定或晶圓特定資訊。

第1圖係一已知反熔絲記憶格的電路圖，而第2和3圖分別顯示第1圖所示之反熔絲記憶格的平面和剖面圖。第1圖之反熔絲記憶格包括一傳送或接入電晶體10，用來耦接一位元線BL到反熔絲裝置12的底板。反熔絲裝置 12被認為是一種閘極介電層崩潰基的反熔絲裝置。字組線WL係耦接接入電晶體10的閘極以打開它，且格板電壓Vcp係耦接反熔絲裝置12的頂板，用來編程反熔絲裝置12。

從第2和3圖中可看到接入電晶體10與反熔絲裝置12的佈局是非常直接且簡單的。接入電晶體10的閘極14與反熔絲裝置12的頂板16係以相同的多晶矽層構成並延伸穿過主動區18。在每個多晶矽層底下的主動區18中形成了一薄閘極氧化物20，也稱為閘極介電層，用來電性絕緣多晶矽與在底下的主動區。閘極14的任一邊是擴散區22和24，其中擴散區24係耦接位元線。雖未顯示，但那些在本領域之熟知技藝者將了解到能施用標準的CMOS處理，如側壁間隔層形成、輕摻雜擴散(LDD)及閘極矽化製程。儘管傳統的單電晶體及電容器單元已被廣泛使用，但由於要節省半導體陣列的面積來達到高密度應用，更希望有只需要電晶體的反熔絲格。儘管低成本CMOS的製程簡單，但上述只需要電晶體的反熔絲應該是可靠的。

第4a圖顯示能與任何標準CMOS程序一起製造的反熔絲電晶體之剖面圖。此反熔絲電晶體且其變異係揭露於共有之美國專利申請書第10/553873號(於2005/10/21申請)以及共有之美國專利申請書第11/762552號(於2007/6/13申請)中，其內容須合併參考。在目前所示之實例中，反熔絲電晶體幾乎等同於單體厚閘極氧化物或具有浮動擴散終端的輸入/輸出MOS電晶體。所揭露之反熔 絲電晶體也稱為分裂通道電容器或半電晶體，其能被可靠地編程，如此可預見多晶矽閘極與基板之間的保險絲連結係位在裝置的特定區域。第4a圖的剖面圖係沿著裝置的通道長度而得到的。通道通常被理解為在覆蓋多晶矽閘極底下的區域，其具有由鄰近各擴散區的多晶矽閘極之邊所界定的長度。

反熔絲格30包括一在基板通道區34上形成的可變厚度閘極氧化物32、一多晶矽閘極36、側壁間隔層38、一場氧化物區40、一擴散區42、及一在擴散區42中的LDD區44。顯示位元線接點46係電性連接擴散區42。可變厚度閘極氧化物係由一厚閘極氧化物32及一薄閘極氧化物33組成，如此部份的通道長度會被厚閘極氧化物覆蓋且剩餘部份的通道長度會被薄閘極氧化物覆蓋。一般來說，薄閘極氧化物係會發生氧化物崩潰的區域。而另一方面與擴散區42接觸的厚閘極氧化物的邊界定了能防止閘極氧化物崩潰的邊，且閘極36與擴散區42之間的電流會流向已編程反熔絲電晶體。儘管厚氧化物部份延伸進通道區的距離係取決於光罩階段，但所形成之厚氧化物部份最好至少與在相同晶片上形成之高電壓電晶體的最小長度一樣長。

在此例中，擴散區42係通過位元線接點46來連接位元線，或其他用來感測多晶矽閘極36傳來之電流的線，且擴散區42能被摻雜來容納編程電壓或電流。此擴散區42係形成近似可變厚度閘極氧化物的厚氧化物部份。為了 進一步保護反熔絲格30的邊免受高電壓毀壞或電流洩漏，也作為矽化防護氧化物的電阻防護氧化物(RPO)能在製造過程期間被引入以進一步隔開金屬微粒與側壁間隔層38的邊。最好在矽化過程期間使用RPO，以預防只有部份的擴散區42與部份的多晶矽閘極36被矽化。眾所周知矽化之電晶體會具有較高的漏損量，因而有較低的崩潰電壓。因此具有無矽化的擴散區42將能降低漏損量。能對低電壓電晶體或高電壓電晶體或上述兩個之組合來摻雜擴散區42，導致相同或不同的擴散圖。

第4b圖顯示反熔絲格30的簡化平面圖。能使用位元線接點46作為一虛擬參考點來定位與第4a圖之剖面圖對應的平面圖。主動區48係裝置中形成通道區34與擴散區42的區域，其在製程期間由一OD光罩來定義。虛線框50定義出將在製程期間透過OD2光罩來形成厚閘極氧化物的面積。更具體來說，虛線框50圍出的面積指定了將形成厚氧化物的區域。OD只有指在CMOS製程期間所使用的氧化物規定光罩，用來定義在基板上形成氧化物的區域，而OD2是指不同於上述光罩的第二氧化物規定光罩。根據本發明之一實施例，主動區48的邊與OD2光罩的最右邊所界定的薄閘極氧化物面積會被縮到最小。在本實施例中，能透過向主動區48的平行邊移動最右邊的OD2光罩來將此面積縮到最小。其內容須合併參考的共有之美國專利申請書第11/762552號(於2007/6/13申請)說明了另一種單電晶體反熔絲記憶格，其能在非揮發性記憶體 陣列中使用。

第5圖係根據本發明之一實施例之單電晶體反熔絲記憶格之佈局的平面圖。在本例中，顯示只有四個字組線與四個位元線。在記憶體陣列60中的每個單電晶體反熔絲格30具有一個多晶矽閘極62，並具有與第4a和4b圖之反熔絲格30相同的結構。在記憶體陣列60中，所有列的反熔絲記憶格會共用形成每個反熔絲記憶格之多晶矽閘極62的多晶矽線。所示之記憶體陣列60包括十六個反熔絲記憶格，其中四個係排列在第一列64、第二列66、第三列68、第四列70之每一者上。字組線WLi、WLi+1、WLi+2及WLi+3係分別連接各列64、66、68和70的多晶矽閘極62。虛線框72定義將在製程期間透過厚閘極氧化物規定光罩來形成在記憶體陣列中的面積。在第5圖所示之結構中，列64和66中的每對記憶格共享一公共擴散區74和一公共位元線接點76。每位元線接點連到不同的位元線，如位元線BLn、BLn+1、BLn+2和BLn+3。一預充電電路78以及一行解碼器與感測放大器電路方塊80會連到每個位元線。預充電電路78負責將所有位元線預充電到一用來讀取操作的預定電壓，而行解碼器與感測放大器電路方塊80包括多工裝置，用來共享一個感測放大器給一或更多的位元線。使用第5圖之架構的記憶體陣列之實際佈局可具有位在位元線之一端的預充電電路78，其在行解碼器與感測放大器電路方塊80的對面，或鄰近或整合到行解碼器與感測放大器電路方塊80中。

現在參考第4a和4b圖的反熔絲格30以及第5圖的記憶體陣列60來討論編程與讀取操作的概要。一般來說，反熔絲電晶體係透過破壞閘極氧化物來編程，最好是在其中一個的薄/厚閘極氧化物邊界與薄閘極氧化物/源極擴散邊緣處。這是藉由在將被編程之格的閘極與通道之間施加一夠高的差動電壓以及一相當低的差動電壓到所有其它格(若有任何格的話)來達成。因此，一旦形成永久的導電連結，施加到多晶矽閘極的電流將會流過連結與通道至擴散區，其能被傳統的感測放大器電路感測到。在本例中，係藉由將所選之位元線接地至0V來達到反熔絲格30的編程，且驅動所選擇的列到編程電壓位準(VPP)，其通常比提供給其他電路的VDD電壓源高。在這些條件下，預期使用薄閘極氧化物33來崩潰在通道區34與字組線之間形成的廣大電場，藉此在通道區34與多晶矽閘極36之間產生電性導電連線。這個電性導電連線能被稱為導電連結或反熔絲。例如在第5圖中，若BLn接地且選擇WLi被VPP驅動，一旦形成其導電連結，則在BLn與WLi交集處的反熔絲格30將被編程。因此若任何位元線接地，則能編程其對應之連到WLi的反熔絲電晶體。另一方面，藉由將連到反熔絲電晶體的位元線偏壓到VDD來禁止連到WLi的任何反熔絲電晶體被編程。減少的電場不夠用來形成導電連結。

為了以形成的導電連結來讀取已編程或未編程的反熔絲電晶體，所有位元線被預充電至VSS，接著再驅動所選 到的字組線至VDD。任何具有導電連結的已編程之反熔絲電晶體將經由導電連結透過其VDD所驅動之字組線來驅動其對應的位元線至VDD。接著能感測到增加的位元線電壓。任何不具有導電連結的未編程之反熔絲電晶體將不會影響其對應位元線，其意味著它仍維持在VSS預充電位準。

本領域之技藝者應知道OTP記憶體係由終端顧客來編程，而不是由製造商或供應商來編程。因此，製造商應提出一些證明，即在終端顧客使用之前，所提供的OTP記憶體已被測試能正確操作。更具體來說，製造商應保證OTP記憶體的電路能正確作用。在終端使用者編程失敗之後，有瑕疵的格能使用熟知的冗餘技術以外加列或行的格來代替。尤其是，這個測試應保證如列解碼器和行解碼器的已製造之電路之功能如所設計般，且在形成字組線和位元線期間沒有製造上的缺陷。

很難去測試先前所述之OTP記憶體裝置的功能，因為位元線會被預充電至與未編程格一樣的電壓位準，且驅動字組線到讀取電壓將沒有作用，就像格是未編程的一樣。對所述之OTP記憶體裝置，當啟動編程OTP記憶格時，位元線將增加到VDD。

因此希望能提供電路來測試未編程的OTP記憶體陣列，而無需編程任何OTP記憶格。

本發明之一目的在於排除或減緩先前OTP測試方法及系統的至少一缺點。

第一觀點中，本發明提供一種一次編程(OTP)記憶體陣列。OTP記憶體包括數列未編程之OTP格及一列未編程之測試OTP格。每列的未編程之OTP格具有一第一主動區，且每列的未編程之測試OTP格具有一小於第一主動區的第二主動區。根據本實施例，第一主動區與第二主動區大致上具有相同的寬度尺寸，且第二主動區的長小於第一主動區的長度尺寸。在本實施例中，第一主動區的一第一長度尺寸係沿著未編程之OTP格的一通道長度方向從一位元線接點延伸到第一主動區的一邊。再者，第二主動區的一第二長度尺寸係沿著未編程之測試OTP格的一通道長度方向從一位元線接點延伸到第二主動區的一邊。在本實施例中，第一長度尺寸與第二長度尺寸係從各自的位元線接點往相同的方向延伸。

在本發明之一觀點中，此列未編程之測試OTP格是一第一列未編程之測試OTP格，且記憶體陣列更包括一第二列未編程之測試OTP格。第二列未編程之測試OTP格的每個未編程之測試OTP格具有一第三主動區，其寬度和長度尺寸大致上與第二主動區相同，且第三主動區具有一第三長度尺寸，其沿著第二長度尺寸的相反方向從一位元線接點延伸到第三主動區的一邊。

在另一實施例中，第二長度尺寸係於對用來製造OTP記憶體陣列的一程序環節中比第一長度尺寸短一預定配準 精度。

在第一觀點之又一實施例中，第一主動區係被一厚閘極氧化物及一薄閘極氧化物覆蓋，在第一主動區上覆蓋薄閘極氧化物相當於一第一反熔絲裝置。在本實施例中，第二主動區係被一厚閘極氧化物及一薄閘極氧化物覆蓋，在第二主動區上覆蓋薄閘極氧化物相當於一第二反熔絲裝置，且第一反熔絲裝置區的寬度尺寸與第二反熔絲裝置區的寬度尺寸大致相同。替代地，第一反熔絲裝置區在厚閘極氧化物的一邊與第一主動區的一邊之間具有一第一長度尺寸。在此替代觀點中，第二反熔絲裝置區在厚閘極氧化物的一邊與第二主動區的一邊之間具有一第二長度尺寸，且第一長度尺寸大於第二長度尺寸。

在第二觀點中，本發明提出一種未編程之OTP記憶體陣列的測試方法，其中未編程之OTP記憶體陣列具有未編程之正常OTP格及未編程之測試OTP格。方法包括：在至少一未編程之測試OTP格上執行一編程操作；偵測在至少一未編程之測試OTP格上執行的編程是成功或失敗；及當偵測到至少一未編程之測試OTP格編程失敗時，判斷未編程之OTP記憶體陣列是有缺陷的。根據第二觀點之一實施例，至少一未編程之測試OTP格係朝著一第一方向。根據另一實施例，執行步驟包括在朝著第一方向之相反方向的一第二方向之至少一未編程之測試OTP格上執行另一編程操作。

根據第二觀點之其他實施例，執行步驟包括將測試資 料傳到一連接至少一未編程之測試OTP格的位元線，及以一編程電壓來驅動一連接至少一未編程之測試OTP格的測試字組線。偵測步驟可包括執行一編程驗證操作以偵測至少一未編程之測試OTP格的成功或失敗編程。

對那些本領域之通常技藝者而言，在檢閱下列本發明之具體實施例之敘述並參考附圖後，本發明之其他觀點及特徵將變得顯而易見。

一般來說，本發明係提出一種測試未編程OTP記憶體的方法及系統，以確保能正確操作字組線和位元線連線、行解碼器、字組線驅動器、解碼正確性、感測及多工操作。OTP測試系統包括行測試電路與列測試電路中的一個或兩個。為了回應測試字組線的啟動，行測試電路會耦接所有位元線至一電壓位準，其類似於已編程OTP記憶格在讀取操作期間所提供的電壓。能感測到位元線電壓，藉此能進行行解碼與感測放大器電路的測試。為了回應OTP記憶體陣列之字組線的啟動，列測試電路會耦接測試位元線至一電壓位準，其類似於已編程OTP記憶格在讀取操作期間所提供的電壓。能感測到測試位元線的電壓，藉此能進行列解碼與驅動電路的測試。因此能測試如字組線和位元線之信號線的連續性，同樣能依照驅動這些信號線來進行邏輯操作。

第6圖係本發明之一實施例之方塊圖。OTP記憶體裝 置100包括一OTP記憶體陣列102，其由連到字組線與位元線的OTP記憶格組成，其中字組線在OTP記憶體陣列102內水平地延伸且位元線在OTP記憶體陣列102內垂直地延伸。列電路方塊104連到字組線的第一端，其例如包括如列解碼器和列驅動器的列相關電路。行電路方塊106連到位元線的第一端，其例如包括如行解碼器和感測放大器的行相關電路。列測試電路方塊108連到相對於字組線的第二端，用來測試列電路的功能以及每個字組線的實體情況。行測試電路方塊110連到相對於位元線的第二端，用來測試行電路的功能以及每個位元線的實體情況。請注意只有顯示關於OTP記憶體裝置100的記憶體陣列和相關記憶體陣列電路，因為本領域之熟知技藝者將知道還有其他必要能夠適當操作的電路和邏輯。列測試電路108及行測試電路110的實體配置能夠測試字組線與位元線的實體完整性或連續性。為了極小化電路面積的開銷，會形成列測試電路108及行測試電路110為具有與OTP記憶體陣列102之記憶格一樣的實體佈局且大致一樣的結構之記憶格。因此這些測試格模擬OTP記憶體陣列之記憶格的電子作用。第7圖顯示根據一實施例之更詳細的列測試電路108及行測試電路110。

第7圖係顯示第6圖之OTP記憶體裝置100之實施例的電晶體層級佈局的平面圖。尤其是，說明了OTP記憶體陣列102的電晶體層級、列測試電路108及行測試電路110的實例，而行電路方塊106代表已知的行電路，如預 充電電路、行解碼器及感測放大器。第7圖中並未顯示列電路方塊104，然而本領域之技藝者都知道上述電路在本領域中是熟知的。第7圖所示之所有電晶體是n通道電晶體。OTP記憶體陣列102是反熔絲格30的陣列，如第4a、4b和5圖所示及所述之單電晶體反熔絲格。在本例中，OTP記憶體陣列102中只顯示四個字組線WLi至WLi+3與四個位元線BLn至BLn+3。這些字組線與位元線並不是正常的字組線與正常的位元線。先前已說明了單電晶體反熔絲記憶格的特徵，因此本實施例中不會再予以說明。

行測試電路110連到在第一端對面的正常位元線之第二端，其中第一端係連到行電路方塊106。這個配置的目的在於測試整個位元線長度的實體完整性。行測試電路110包括一列如光罩唯讀記憶體(MROM)格的行測試格，其中MROM格與正常位元線的比例是1比1。如第7圖所示，MROM格200、202、204及206各具有相當於測試字組線WL_test的多晶矽閘極，其中每個MROM格都具有一經由位元線接點連到對應之正常位元線的汲極端208，以及一連到電壓源VDD的源極端210。根據本實施例，每個MROM格類似於反熔絲電晶體裝置的結構並受到相同的製程步驟，除了它們沒有可變厚度閘極氧化物之外。在第7圖之實例中，與在OTP記憶體陣列102中的厚閘極氧化物規定光罩72一樣的厚閘極氧化物規定光罩212係用來定義在WL_test之多晶矽閘極底下覆蓋通道區的厚閘極氧化物。換言之，MROM格200、202、204及206的功能 不是類似於核心邏輯電晶體就是類似於I/O電晶體，這些電晶體係在與OTP記憶體裝置100相同的基板上形成。

操作上，為了回應WL_test被啟動或驅動至如VDD或VREF的正電壓位準，每個MROM格會將其對應之正常位元線充電至約VDD-Vtn，其中Vtn是n通道電晶體的臨界電壓。若在行解碼邏輯中有缺陷，或在行測試電路110與行電路106之間任何地方的位元線有如斷裂的實體缺陷，則位元線將不會達到VDD-Vtn電壓位準。因此，無法感應在正常位元線上的VDD-Vtn電壓指出了一些關於位元線或對位元線的行解碼之失敗類型。

列測試電路108連到在第一端對面的正常字組線之第二端，其中第一端係連到列電路方塊104(圖中未示)。這個配置的目的在於測試整個字組線長度的實體完整性。列測試電路108包括一行如MROM格的列測試格，其中MROM格與正常字組線的比例是1比1。如第7圖所示，MROM格214、216、218及220各具有對應於其中一個正常字組線的多晶矽閘極，其中每個MROM格都具有一經由位元線接點連到一測試位元線BL_test的共享汲極端222，以及一連到電壓源VDD或VREF的共享或專用源極端224。雖然測試位元線BL_test係連到一測試感測放大器226，但也可在測試期間選擇性地接到方塊106中的其中一個正常感測放大器，如之後第10圖所示。根據本實施例，每個MROM格類似於反熔絲電晶體裝置的結構，除了它們沒有可變厚度閘極氧化物之外。在第7圖之實例 中，厚閘極氧化物規定光罩72係用來定義在每個多晶矽閘極底下覆蓋通道區的厚閘極氧化物。換言之，MROM格214、216、218及220的功能不是類似於核心邏輯電晶體就是類似於I/O電晶體，這些電晶體係在與OTP記憶體裝置100相同的基板上形成。

操作上，為了回應正常字組線被啟動或驅動至如VDD的正電壓位準，每個MROM格會將測試位元線BL_test充電至約VDD-Vtn，其中Vtn是n通道電晶體的臨界電壓。假如在位元線中沒有實體缺陷，若WL_test與各正常字組線WLi至WLi+3都被驅動至大約VDD的電壓位準，則所有正常位元線與測試位元線BL_test會被驅動至全VDD位準。若在列解碼邏輯中有缺陷，或在列測試電路108與列電路104(圖中未示)之間任何地方的字組線有如斷裂的實體缺陷，則測試位元線將不會達到VDD-Vtn電壓位準。因此，無法感應在BL_test上的VDD-Vtn電壓指出了一些有關此列之失敗類型。

第8圖顯示OTP記憶體陣列102、列測試電路108及行測試電路110的等效電路架構。第8圖使用的反熔絲格30係以不同的電晶體符號來表示，其與n通道電晶體之熟知符號不同。尤其是，目前使用的反熔絲電晶體符號表明反熔絲電晶體具有可變厚度的閘極氧化物。行電路方塊106係與第7圖一樣的方塊。第8圖清楚地顯示行測試電路110係如何耦接正常位元線至能被行電路方塊106感測到的電壓位準，以及列測試電路108係如何耦接測試位元 線至能被測試感測放大器226感測到的電壓位準。因為能感測這些位元線電壓，因此能在傳給將編程OTP記憶體陣列102的終端使用者之前測試列電路104與行電路106。如同之後所述，可開發一種測試演算法來自動週期地測試整個行與列的位址，以檢查是否從位元線上正確讀出預期感測的資料。

在第7和8圖的實施例中，列測試電路108及行測試電路110係視為部份的OTP記憶體陣列102，因為係以大致相同的尺寸與用來製造反熔絲記憶格的製程來製造MROM格。因此，實作這些測試電路的電路面積開銷會降至最低。第9圖係根據本發明之一實施例之OTP記憶體裝置100的另一實施例，其更降低列測試電路和行測試電路的電路面積開銷。

在第9圖中，OTP記憶體裝置300包括第7圖所示之相同的OTP記憶體陣列102與行電路方塊106。在本實施例中，行測試電路302包括一列如反熔絲電晶體的行測試格，其與OTP記憶體陣列102中的反熔絲格30相同。此列的行測試格將在第一測試週期時被編程。除了不包括測試感測放大器之外，列測試電路304與列測試電路108完全相同。替代地，列測試電路304可包括一行如反熔絲電晶體的列測試格(圖中未示)，其與OTP記憶體陣列102中的反熔絲格30相同。此行的列測試格將在第一測試週期時被編程。兩個測試電路都至少具有與第7圖所示之對應之測試電路相同的功能。行測試電路302包括反熔絲電 晶體306、308、310及312，各具有由多晶矽測試字組線WL_test形成的閘極。反熔絲電晶體306、308、310及312各具有一汲極擴散區314，其具有一連到對應之正常位元線的位元線接點。厚閘極氧化物規定光罩316界定出反熔絲電晶體之可變厚度閘極氧化物的厚和薄閘極氧化物部份，如此在多晶矽字組線WL_test底下未被厚閘極氧化物規定光罩316覆蓋的主動區部份就不會被薄閘極氧化物覆蓋。因此，反熔絲電晶體306、308、310及312的結構應與OTP記憶體陣列102中形成的反熔絲格30相同。反熔絲電晶體306、308、310及312不會像MROM格200、202、204及206一樣消耗大量基板面積，因此相對於行測試電路110，能降低行測試電路302的電路面積開銷。在列測試電路304中，如n通道電晶體318所示之測試耦合裝置會選擇性地連接測試位元線BL_test至相鄰的正常位元線BLn+3，以回應一測試控制信號TEST。

第10圖顯示OTP記憶體陣列102、列測試電路304及行測試電路302的等效電路架構。為了說明反熔絲電晶體306、308、310及312的已編程狀態，會在每個反熔絲電晶體306、308、310及312的閘極端與源極端之間連接一條電阻器符號。沒有電阻器就表示反熔絲電晶體是未編程狀態。因此，一旦成功編程，就能使用行測試電路302來耦接正常位元線至VDD。

現在要說明行測試電路302的一般操作。在測試行電路106的功能之前，會先編程反熔絲電晶體306、308、 310及312。這是藉由對正常位元線施加偏壓至VSS而驅動測試字組線WL_test至VPP來達到。若成功編程，則在每個反熔絲電晶體306、308、310及312中將形成導電連結320。因此能測試任何編程驗證邏輯來作為對行測試電路302之反熔絲電晶體的部份編程操作。在已製造的裝置中，能有多餘的測試列和測試行，因此若其中一個因為任何原因而有缺陷，則可以其他來代替。假設編程成功，便能藉由驅動WL_test至如VDD的讀取電壓位準來測試行電路106。因為反熔絲電晶體306、308、310及312各具有在裡面形成的導電連結，所以WL_test會耦接正常位元線至VDD。

現在要說明列測試電路304的一般操作。在測試模式期間，會驅動信號TEST至VDD以發動測試耦合裝置318並連接BL_test至BLn+3。接著在行電路方塊106內的行解碼邏輯發送BL_test的電壓到現有的感測放大器，其隨後提出對應於BL_test之電壓的邏輯狀態。因此能再使用現有的感測放大器，藉此不需要包括用於列測試電路304的額外專用感測放大器。

請注意第7和9圖所示之不同組合的列測試電路和行測試電路實施例能與OTP記憶體陣列一起使用。例如，列測試電路304的MROM格能以反熔絲格來代替。因此，在執行各列的任何測試之前，會先編程這些反熔絲格。替代地，列測試電路和行測試電路中只有其中一個能與OTP記憶體陣列一起使用。儘管能藉由外部測試設備來從記憶 體裝置中讀出資料以供存取，但也能在晶片上包括自我測試邏輯來比較感應資料邏輯位準與預期邏輯位準。

第11圖係根據本發明之一實施例之顯示一種使用前述之列和行測試電路來測試OTP記憶體陣列的方法之流程圖。方法步驟可以是自動化的並設計為一內建自我測試(BIST)演算法，其可由晶片上的控制器來執行，或經由外部的計算裝置來自動執行。若使用在第9圖中被具體化的行測試電路302，則假設行測試電路302之所有如格306、308、310及312的反熔絲格已被成功編程。測試方法在步驟400中開始，其中第一列被啟動或驅動到能有效發動所連到之電晶體裝置的電壓位準。第一列可包括行測試電路110或302的測試字組線WL_test，用來發動內部的MROM格或反熔絲格，或包括其中一個的正常字組線WLi至WLi+3，用來發動列測試電路108或304的MROM格。這導致正常位元線BLn至BLn+3或測試位元線BL_test耦接至VDD。接著在步驟402中，感測正常位元線或測試位元線並提供感測結果給測試系統或測試人員來判斷結果是成功或失敗。

應注意到行解碼電路通常耦接預定數量的位元線至限制數量的感測放大器電路。在這樣的記憶體架構中，在步驟404中判斷是否有別的行要感測。在有別的行要感測之情況下，在步驟406中充電行位址，並在步驟402中感測其他位元線。當行測試電路被用來對所有行位址測試行解碼時，重複執行步驟402、404與406。關於列測試，對測 試位元線執行一次步驟402。在上述情況中，方法繼續進行至步驟408。

在步驟408中判斷是否有別的字組線要驅動。若目前是測試行電路，則沒有別的字組線要驅動。因此，在步驟410結束測試。另一方面，若目前是測試列電路，則要驅動其他剩餘的字組線。在此情況下，方法會繼續進行到步驟412，放電測試位元線，並在步驟414中改變列位址。能根據任何方式來改變列位址，例如以依照順序的方式。一旦已閂鎖新的列位址，則方法回到步驟400來驅動對應新的列位址之新的字組線。重複執行步驟400、402、404、408、412與414直到沒有別的字組線要驅動為止。若在任何重複之後收到失敗結果，則可藉由使系統終止測試來減少重複量。因此，第11圖所繪之步驟能分別使用行和列測試電路實施例來用於行電路測試或列電路測試。若行電路測試和列電路測試兩者都包括在記憶體裝置中，則能以任何順序來執行測試行電路和列電路。

先前所述之第7和9圖的OTP記憶體裝置100和OTP記憶體裝置300的實施例係使用第4a和4b所示之單電晶體反熔絲格。本發明之實施例不限於單電晶體反熔絲電晶體，且能使用其他實施例之由兩電晶體反熔絲格構成的記憶體陣列。例如，根據另一實施例，能在OTP記憶體陣列102、行測試電路和列測試電路中使用第2和3圖的兩電晶體反熔絲格。

第12圖係根據本發明之另一實施例之具有列和行測 試電路的兩電晶體反熔絲記憶體陣列的平面圖。OTP記憶體裝置500包括一OTP記憶體陣列502、行電路504、一行測試電路506和一列測試電路508。第12圖並未顯示列電路，且能使用與先前實施例所示及所述之行電路106一樣的行電路504。所顯示之OTP記憶體陣列502包括兩列兩電晶體反熔絲格。兩電晶體反熔絲格各具有第2和3圖所示之結構，其中接入電晶體510係與反熔絲裝置512串聯。第一列包括字組線WL0和VCP0，而第二列包括字組線WL1和VCP1。厚閘極氧化物規定光罩514定義將在內部形成厚氧化物的面積。如第12圖所示，同一行的第一列與第二列中的兩電晶體格共享一公共擴散區516，其具有連到對應位元線的位元線接點。

在第12圖之另一實施例中，行測試電路506包括與OTP記憶體陣列502的佈局大小相同的兩電晶體反熔絲格。接入電晶體520的閘極端係以多晶矽線WL_test形成，且反熔絲裝置522的閘極端係以多晶矽線VCP_test形成。接入電晶體520的擴散區524係耦接至對應的正常位元線。這些反熔絲格與OTP記憶體陣列502中的反熔絲格不同。第一，厚氧化物規定光罩518會覆蓋接入電晶體520和反熔絲裝置522，表示反熔絲裝置係由厚閘極氧化物構成。第二，反熔絲裝置522具有額外耦接到VDD電源的擴散區。因此，當至少驅動VCP_test和WL_test到VDD時，接入電晶體520和反熔絲裝置522會發動來耦接正常位元線至VDD，藉此耦接正常位元線至VDD。因此，行 測試電路506的兩電晶體反熔絲格被製造成MROM格。替代地，厚氧化物規定光罩518能依照需要尺寸來製作以排除反熔絲裝置522，且可省略耦接到VDD的額外擴散區，藉此配置這些反熔絲格能與OTP記憶體陣列502中的反熔絲格一樣。在上述的配置中，在執行任何測試操作之前，會編程反熔絲格。

列測試電路508包括與OTP記憶體陣列502的佈局大小相同的兩電晶體反熔絲格。接入電晶體526的閘極端係以對應列(即WL1)的多晶矽字組線形成，且反熔絲裝置528的閘極端係以相同對應列(即VCP1)的多晶矽線形成。接入電晶體526的擴散區530係經由位元線接點來耦接至測試位元線BL_test。測試位元線BL_test係接到一專用的測試感測放大器532，但如先前實施例所示，BL_test能被傳到正常位元線來被現有的感測放大器感測。列測試電路508的兩電晶體反熔絲格係與行測試電路506中的相同，因為反熔絲裝置528具有額外耦接至VDD的擴散區，並具有如厚閘極氧化物規定光罩514所覆蓋之面積所定義的厚閘極氧化物。因此，當字組線及其對應之VCP被至少驅動到VDD時，BL_test會耦接至VDD。至於列測試電路508中的反熔絲裝置，可配置成真的反熔絲格，其在執行任何測試操作之前會被編程。

根據另一實施例，能從行測試電路506與列測試電路508中的其中一個或兩者內省略反熔絲裝置或接入電晶體，以更降低電路面積開銷。

先前所述之實施例允許測試未編程之OTP記憶體陣列，尤其是延伸遍及記憶體陣列的實體傳輸線以及關聯於這些傳輸線的對應邏輯電路。如先前實施例所示，實體傳輸線是位元線，且對應之邏輯電路是行解碼邏輯。替代地，實體傳輸線是字組線，且對應之邏輯電路是列解碼邏輯。當然，能簡單透過執行讀及/或編程操作使用先前所述之實施例來對適當功能測試有關實體導線的其他電路。

儘管前述之實施例加入一列測試電路到記憶體陣列以測試位元線，但可單獨包括或與前述之列測試電路結合的另一列測試電路，用來判斷未編程之OTP格本身是否能適當可靠地讓終端使用者編程。儘管如靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)的非揮發記憶體能使它們的記憶格藉由寫入及讀出資料來直接測試，卻無法對OTP記憶格測試，因為它們被永久地一次編程且編程是不可逆的。雖然如此，若在機構中編程OTP陣列，則在送交部份給終端使用者之前能在檢測器(或裝置編程器)上完整測試編程的品質。若在機構中的測試期間偵測到失敗的位元，則可初始多餘的位元或丟棄及摒棄OTP記憶體裝置。因此，在實際使用OTP記憶體裝置來進行其應用之前能先判斷品質保證的程度。

當OTP記憶體陣列要在場域中編程而非使用檢測器時，會發生問題。在上述情況下，OTP製造商應確定記憶體陣列的所有OTP格都是可編程的，無需編程它們。為了減輕風險，OTP製造商通常編程至少部份的OTP記憶體陣列 ，且若沒有位元失敗的話，就能推斷剩下的記憶體也是可編程的。若OTP製造產生邊緣的OTP格，或是若測試位元的數量很小且無法作為記憶體陣列中所有記憶格的統計代表，則此方法就有限制。儘管已編程之位元失敗能使用ECC技術在場域中定址，多數在場域中的修補技術是假設少量的失敗位元，但若OTP格是在邊緣，則以整體來看記憶體最終可能還是不合格的。

邊緣的OTP格是指所產生之可編程反熔絲區(如在第4a圖之反熔絲格的薄氧化物33下方的通道區)非常小的格，這是由於OD2光罩不準或不足的OD配準的緣故，OD或OD2配準或對齊的固有任意變化會決定格是否能被編程。換言之，超過所假定之製造商說明書的OD2光罩之實質不對齊量很可能造成上述的邊緣OTP格。在正常OTP陣列中，所有格都具有名義上的反熔絲面積且所有都是可編程的。在完全不對齊的晶圓中，所有或一半的格都具有缺掉的反熔絲區且無法編程。透過驗證兩個或更多反方向的格之可編程性就能輕易偵測出上述情況。然而，若失準在所假定之容忍度與完全不對齊之間，則有些位元格可能變得不可編程。因此，整體看來OTP記憶體陣列要考慮邊緣，因為它可能通過隨機可編程性的測試，但在場域中卻是不合格的。

在前述之第4a圖之可變厚度閘極氧化物OTP格中，會由於被用來定義格的厚閘氧化物面積之厚氧化物光罩(OD2)的不準(相對於用來定義格之主動區的擴散光罩) 而產生邊緣格。更具體地參考第4b圖，若以虛線框50表示的OD2光罩是不準的且右邊直線的位置太靠近主動區48的右邊直線，則將產生邊緣格。

根據下列實施例，不必編程任何自己的OTP記憶格就可針對邊緣格來測試OTP記憶體陣列。測試格是包括在一次編程(OTP)記憶體陣列中，用來偵測超過一容忍範圍的製造失準，其會造成潛在的瑕疵記憶體陣列。測試格係在與正常OTP格相同的時間製造，除了在一個維度上的尺寸較小之外，以偵測這個維度的光罩不準。任何無法被編程的已製造之測試格表示在製造期間已發生光罩不準且不應使用OTP記憶體陣列。

第13圖係根據本實施例之具有未編程測試OTP格的單電晶體OTP記憶體陣列的平面圖。記憶體陣列600包括一預充電電路602以及一行解碼器與感測放大器電路方塊604，兩者可分別與第5圖之預充電電路78以及行解碼器與感測放大器電路方塊80相同。所示之記憶體陣列600包括第一字組線WL1至最後字組線WLj，其中j可以是任何非零的整數值。在此特定實例中顯示四個位元線BL1至BL4，但那些本領域之熟知技藝者應知道在記憶體陣列中可以有任何數量的位元線及字組線。字組線WL1至WLj係耦接對應之單電晶體OTP記憶格，其例如可以是第4b圖所示之類型。在本例中的每個主動區606是矩形且包括連到位元線的位元線接點608。先前關於第5圖之單電晶體反熔絲記憶格的敘述同樣適用於連到WL1至WLj的記 憶格。

在第13圖之實例中，第一列未編程測試格係耦接至測試字組線T_WL1，而第二列未編程測試格係耦接至測試字組線T_WL2。顯示了兩列的未編程測試格，然而可只使用一列。這些未編程測試格係在與正常未編程記憶格相同的時間形成，且與其一樣但有一個例外。測試格的主動區比正常格的主動區小。更具體來說，測試格之主動區的從位元線接點608到主動區606之上橫線的長度尺寸係比正常格的長度尺寸小。長度尺寸係與格的通道長度平行且寬度尺寸係與格的通道寬度平行。為了幫助說明長度尺寸之間的差異，顯示OD2厚氧化物光罩610和611位在記憶體陣列600的上方。OD2厚氧化物光罩610和611的尺寸應該是相同的。假設OD2厚氧化物光罩610和611相對於用來形成主動區606的光罩是零失準的，可看出連到WL1之正常格的薄氧化物區612比連到T_WL1之測試格的薄氧化物區614大。如先前所述，薄氧化物區612和614是本實施例之OTP記憶格的反熔絲裝置。

使用記憶體陣列600之測試格的一般原則如下。因為測試格具有比正常格小的反熔絲區，因此成功編程測試格就表示具有較大反熔絲區的正常格也能被編程。因此測試格的成功編程就表示OD2光罩與主動區光罩之間只有極小的不準。另一方面，若無法編程測試格，就表示OD2光罩已經有足夠的不準以至於有可能無法可靠地編程正常格。應注意到在記憶體陣列600中，連到WL1和WLn的 正常格係朝著不同且相反的方向。尤其是，連到WL1的正常格具有的主動區長度尺寸係從位元線接點608朝預充電電路602的第一方向延伸。連到WLj的正常格具有的主動區長度尺寸係從位元線接點608朝行解碼器與感測放大器電路方塊604的第二方向延伸。因為正常格往相反方向，所以OD2光罩在任一方向上的不準都會影響格的可靠度。再者，測試格反熔絲/薄氧化物面積的大小係基於用於製造記憶體陣列之製程特性而預先定義的。

第14圖係根據本實施例顯示第13圖之部份記憶體陣列600中具有厚氧化物光罩相對於OTP格之主動區之理想對齊的平面圖。為了易於說明，只顯示連到位元線BL1和BL2的正常記憶格與測試記憶格，且第14圖使用的相同參考數字是指第13圖中具相同編號的特徵。可決定對一特定程序環節的對齊精度，或由晶圓代工廠提供。也可稱為配準精度(Registration Accuracy)，這是製造設備可製造的相對於理想設計對齊之最大假設對齊誤差。圖的右手邊包括顯示在OD2光罩610和611的邊與主動區606之平行邊之間的主動區長度的註解。對於連到WL1至WLj的正常格，此區是記憶格的薄閘極氧化物區612，作為其反熔絲裝置的一部份。對於連到T_WL1和T_WL2的測試格，此區是測試格的薄閘極氧化物區614，作為其反熔絲裝置的一部份。

在本實施例中，所有的主動區606形狀都是方形的，這裡大部份的主動區606會被共享來形成兩個往相反方向 的正常格，或往相反方向的一個正常格與一個測試格，如第13和14圖之實施例所示。假設在第13和14圖之實施例中，主動區606的寬度尺寸都是一樣的，這裡的寬度尺寸係平行於字組線。因此，薄閘極氧化物區614和612中的差異會與主動區的長度尺寸有關，即從位元線接點608到在多晶矽字組線底下的主動區之水平邊616的長度。

關於正常格的薄閘極氧化物區612之長度係顯示為Lnom，稱為名義上的長度，其是用來在蝕刻之後對正常格形成薄閘極氧化物區612之理想面積的理想結果長度。對測試格選擇的薄閘極氧化物區614之長度是Ltest，其被校準為一部份的Lnom。下面的等式1中能表示Ltest和Lnom之間的關係：等式1：Ltest=Lnom-AE

AE是對齊誤差，且選擇AE來使得OD2光罩相對於主動區光罩之至少Ltest的不對齊量造成正常格具有太小且被認為無法可靠使用的薄閘極氧化物區612。這些被稱為邊緣格。如之後第15圖之實例所示，遭受OD2光罩相對於主動區光罩之至少Ltest的不對齊量之測試格是無法編程的，因此在製造期間嚴格指出沒有對齊。否則若達到結果是第14圖之佈局的正確對齊，則連到T_WL1和T_WL2的測試格是可編程的，因此指示應也可編程較大的正常格。根據本實施例，AE被校準成所欲之長度以至編程測試格的失敗能指出具有邊緣正常格的可能性。上述校準的實例是選擇AF來成為用於生產記憶體陣列或裝置的 製程之配準精度。

第15圖係根據本實施例之顯示第14圖所示之記憶體陣列的不對齊實例，以幫助說明如何使用測試格來偵測邊緣正常記憶格。假設在第15圖之實例中，OD2光罩610和611相對於其在第14圖所示之理想正確對齊位置在朝向T_WL1的向下方向上有一數值“A”的不對齊量。連到T_WL2之測試格的薄閘極氧化物區614具有Ltest+A的長度尺寸，而連到WL1之正常格的薄閘極氧化物區612具有Lnom+A的長度尺寸。連到T_WL1之測試格的薄閘極氧化物區614具有Ltest-A的長度尺寸，而連到WLn之正常格的薄閘極氧化物區612具有Lnom-A的長度尺寸。在此例中，不對齊量之數值“A”=Ltest。由於Ltest相對於Lnom的校準，偏移“A”量會產生連到T_WL1之測試格的不存在或極小之薄閘極氧化物區614以及連到WLn之正常格的小型區域之薄閘極氧化物區612。這些連到WLn之正常格具有邊緣格的特性。此刻任何試著編程連到T_WL1的測試格都將失敗，因為沒有薄閘極氧化物區614去破壞作為部份的OTP編程程序。編程T_WL1之測試格的失敗指出在記憶體陣列中存有邊緣格。

請注意至少為Ltest的“A”將導致測試格的不可編程性，且在本實施例中任何大於的Ltest的“A”值將導致與“A”=Ltest時一樣的結果。第15圖所示之本例中的不對齊係發生在一個方向上，但不對齊能發生在朝向T_WL2的相反方向上，因而造成連到T_WL2的格沒有薄閘極氧化 物區614。若“A”是非零但小於Ltest，則連到T_WL1或T_WL2的測試格可能存在薄閘極氧化物區614。嘗試編程這些測試格可能再次導致測試格無法被編程，然而若成功編程這類測試格就表示正常記憶格是可編程的。

可開發一種簡單的測試演算法來判斷先前所示之實施例之已製造OTP記憶體陣列是否應被視為瑕疵或無瑕疵。第16圖係在OTP記憶體陣列中的邊緣或瑕疵OTP格的偵測方法之流程圖。可透過OTP記憶體的製造商或終端使用者在安裝進系統之前進行這個測試。為了初始測試，能透過應用一特定命令或一連串輸入控制信號來控制OTP記憶體裝置進入一專用測試模式。能使用任何用來初始測試的已知方法。一旦進入測試模式，便在700中編程具有第一方向的第一測試OTP記憶格。儘管在本例中係測試一個測試OTP格，但可測試在一列上的任何數量測試OTP記憶格。因此，能經由一測試列位址來選擇整列的測試OTP記憶格，將測試資料傳到位元線，並能施加適當的編程電壓到測試字組線以幫助在OTP格的反熔絲裝置中形成導電連結。在702中，判斷第一測試OTP格是否已成功編程。這能例如透過編程驗證操作來達成。若編程驗證邏輯判斷並未成功編程第一測試OTP格，則在704中結束測試演算法，其推斷OTP記憶體陣列是有缺陷的。反之，若編程驗證邏輯判斷有成功編程第一測試OTP格，則演算法繼續進行到706。

若OTP記憶體陣列不包括朝向如先前實施例所示之相 反方向的格，則在706中結束測試演算法，此時OTP記憶體陣列被認為是好(“okay”)的。在目前描述之實施例中的“okay”狀態表示記憶體陣列沒有邊緣格。反之，若OTP記憶體陣列包括朝向如先前實施例所示之相反方向的格，則在706中能藉由編程至少一具有與第一方向相反之第二方向的第二測試OTP格來測試在相反方向上的不準。再一次，測試列位址選擇另一列的OTP測試格，將測試資料傳到位元線，並能施加適當的編程電壓到第二測試字組線。在708中，判斷第二測試OTP格是否已成功編程。若編程驗證邏輯判斷並未成功編程第二測試OTP格，則在704中認為OTP記憶體陣列是有缺陷的。反之，在步驟710中OTP記憶體陣列被認為是好的。

可透過編程相較於正常格具有較小主動區的測試列之至少一測試格來初始演算法。接著透過編程驗證操作，測試判斷是否成功編程測試格。若編程失敗便可丟棄OTP記憶體裝置，否則OTP記憶體裝置被認為可以在場域中使用。非必要地，可在連續編程週期中至少編程第二測試格以使編程第一測試格的結果生效。從多個測試格的一致編程結果提供更好的確定性，但具有較長測試時間的成本。替代地，可同時編程數個測試格群組，而非單一測試格，其中群組可包括所有測試格。在群組中所有測試格的成功編程能迅速指示出OTP記憶體裝置可以在場域中使用。在改變群組之測試格的數量而無法成功編程的情況下，能建立可成功編程測試格之數量的臨界值，以確定OTP記憶體裝 置可以在場域中使用。替代地，可編程額外的測試格群組以使先前之測試格群組的編程結果生效。

上述測試實施例假設編程一列測試格。在目前顯示之OTP記憶體陣列中，記憶格與測試格可朝向相反方向。因此在其他實施例中，朝向第一方向的至少一測試格與朝向第二方向的至少一測試格會被編程作為部份的測試演算法。藉此，先前所述之測試實施例可對朝向第一方向的測試格執行一次，並再對朝向第二方向的測試格執行一次。

第13、14和15圖所示之OTP記憶體陣列顯示在記憶體陣列之一端連到T_WL1(在第一字組線WL1之前)的第一列測試格，以及在記憶體陣列之相對端連到T_WL2(在最後字組線WLn之後)的第二列測試格。在其他實施例中，第一和第二列測試格可一起在記憶體陣列之任一端形成。第17圖顯示上述的配置，這裡兩個測試字組線T_WL1和T_WL2都在接近最後字組線WLn的記憶體陣列之邊上形成。在第16圖中，顯示了OD2光罩610和611都在理想對齊位置上，以註解來顯示OD2光罩610和611之水平邊與測試格和正常格主動區之水平邊616之間的長度Ltest和Lnom。

在前面的敘述中，為了解釋而提出許多細節，以提供本發明之實施例的全面理解。然而，將知道本領域之熟知技藝者不需要這些具體細節來實作本發明。在其他例子中，係以方塊圖形式來顯示熟知的電子結構以免模糊本發明。例如，並未提出具體細節關於本文所述之發明之實施例 是否以軟體程式、硬體電路、韌體、或其組合來實作。

本發明之實施例能以存在機器可讀媒體(也稱做電腦可讀媒體、處理器可讀媒體、或具有內嵌之電腦可讀程式碼的電腦可用媒體)中的軟體產物來表現。機器可讀媒體可以是任何適當的實體媒體，包括一軟碟、唯讀記憶光碟(CD-ROM)、記憶體裝置(揮發或非揮發)、或類似儲存機制。機器可讀媒體可包含各種指令集、碼序列、組態資訊、或其他資料，當其被執行時，會使處理器去進行根據本發明之實施例的方法步驟。本領域之通常技藝者將了解需要來實作所述之發明的其他指令和操作也能存在機器可讀媒體中。從機器可讀媒體中執行的軟體可接合電路來進行所述之作業。

本發明之上述實施例只是作為實例。本領域之熟知技藝者在不為被本發明之範圍下能對特定實施例作出改變、修改及變化，其完全由附屬之申請專利範圍而定義。

10‧‧‧接入電晶體

BL‧‧‧位元線

12反熔絲裝置

WL‧‧‧字組線

Vcp‧‧‧格板電壓

14‧‧‧閘極

16‧‧‧頂板

18‧‧‧主動區

20‧‧‧薄閘極氧化物

22、24‧‧‧擴散區

30‧‧‧反熔絲格

34‧‧‧通道區

36‧‧‧多晶矽閘極

38‧‧‧側壁間隔層

40‧‧‧場氧化物區

42‧‧‧擴散區

44‧‧‧LDD區

46‧‧‧位元線接點

32‧‧‧厚閘極氧化物

33‧‧‧薄閘極氧化物

50‧‧‧虛線框

48‧‧‧主動區

60‧‧‧記憶體陣列

62‧‧‧多晶矽閘極

64、66、68、70‧‧‧列

WLi-WLi+3‧‧‧字組線

72‧‧‧虛線框

74‧‧‧公共擴散區

76‧‧‧公共位元線接點

BLn-BLn+3‧‧‧位元線

78‧‧‧預充電電路

80‧‧‧行解碼器與感測放大器電路

100‧‧‧OTP記憶體裝置

102‧‧‧OTP記憶體陣列

104‧‧‧列電路

106‧‧‧行電路

108‧‧‧列測試電路

110‧‧‧行測試電路

200、202、204、206‧‧‧MROM格

WL_test‧‧‧測試字組線

208‧‧‧汲極端

210‧‧‧源極端

VDD‧‧‧電壓源

212‧‧‧厚閘極氧化物規定光罩

214、216、218、220‧‧‧MROM格

BL_test‧‧‧測試位元線

222‧‧‧汲極端

224‧‧‧源極端

226‧‧‧測試感測放大器

300‧‧‧OTP記憶體裝置

302‧‧‧行測試電路

304‧‧‧列測試電路

306、308、310、312‧‧‧反熔絲電晶體

314‧‧‧汲極擴散區

316‧‧‧厚閘極氧化物規定光罩

318‧‧‧n通道電晶體

TEST‧‧‧測試控制信號

320‧‧‧導電連結

500‧‧‧OTP記憶體裝置

502‧‧‧OTP記憶體陣列

504‧‧‧行電路

506‧‧‧行測試電路

508‧‧‧列測試電路

510‧‧‧接入電晶體

512‧‧‧反熔絲裝置

WL0、VCP0、WL1、VCP1‧‧‧字組線

514、518‧‧‧厚閘極氧化物規定光罩

516‧‧‧公共擴散區

520‧‧‧接入電晶體

522‧‧‧反熔絲裝置

524‧‧‧擴散區

526‧‧‧接入電晶體

528‧‧‧反熔絲裝置

530‧‧‧擴散區

532‧‧‧測試感測放大器

VCP_test‧‧‧多晶矽線

600‧‧‧記憶體陣列

602‧‧‧預充電電路

604‧‧‧行解碼器與感測放大器電路

WLj‧‧‧字組線

BL1-BL4‧‧‧位元線

606‧‧‧主動區

608‧‧‧位元線接點

T_WL1、T_WL2‧‧‧測試字組線

610、611‧‧‧OD2厚氧化物光罩

612、614‧‧‧薄氧化物區

616‧‧‧水平邊

400-410、700-710‧‧‧步驟

現在將只藉由舉例的方式參考附圖來說明本發明之實施例，其中：第1圖係一DRAM類型之反熔絲格的電路圖；第2圖係第1圖之DRAM類型之反熔絲格的平面佈局；第3圖係沿著第2圖之DRAM類型反熔絲格的線A-A 得到的剖面圖；第4a圖係一可變厚度閘極氧化物反熔絲電晶體之剖面圖；第4b圖係第4a圖之可變厚度閘極氧化物反熔絲電晶體的平面佈局；第5圖係使用第4a圖之可變厚度閘極氧化物記憶格之一單電晶體反熔絲記憶體陣列的平面圖；第6圖係根據本發明之一實施例之OTP記憶體裝置的方塊圖；第7圖係根據本發明之一實施例之具有列和行測試電路的單電晶體反熔絲記憶體陣列的平面圖；第8圖係第7圖之單電晶體反熔絲記憶體陣列的電路架構；第9圖係根據本發明之另一實施例之具有列和行測試電路的單電晶體反熔絲記憶體陣列的平面圖；第10圖係第9圖之單電晶體反熔絲記憶體陣列的電路架構；第11圖顯示一種使用列和行測試電路來測試OTP記憶體陣列的方法之流程圖；第12圖係根據本發明之另一實施例之具有列和行測試電路的兩電晶體反熔絲記憶體陣列的平面圖；第13圖係根據本發明之一實施例之具有未編程測試OTP格的單電晶體OTP記憶體陣列的平面圖；第14圖係顯示一厚氧化物光罩相對於OTP格之主動 區的理想對齊的平面圖；第15圖係顯示一厚氧化物光罩相對於OTP格之主動區之不準的平面圖；第16圖係根據本發明之一實施例之邊緣OTP記憶格的偵測方法之流程圖；及第17圖係根據一實施例之未編程測試OTP格的另一佈置的平面圖。

WL1‧‧‧字組線

WLj‧‧‧字組線

BL1、BL2‧‧‧位元線

606‧‧‧主動區

608‧‧‧位元線接點

T_WL1、T_WL2‧‧‧測試字組線

610、611‧‧‧OD2厚氧化物光罩

612、614‧‧‧薄氧化物區

616‧‧‧水平邊

Claims (19)

1. 一種一次編程(OTP)記憶體陣列，包含：數列未編程之OTP格，各個該等未編程之OTP格具有一第一主動區及具有第一長度尺寸，沿著通道長度方向從位元線接點延伸至該第一主動區的一邊；及一列未編程之測試OTP格，各個該等未編程之測試OTP格具有小於該第一主動區的第二主動區。
2. 如申請專利範圍第1項所述之OTP記憶體陣列，其中該第一主動區與該第二主動區具有實質相同的寬度尺寸，且該第二主動區的長度尺寸小於該第一主動區的長度尺寸。
3. 如申請專利範圍第1項所述之OTP記憶體陣列，其中該第二主動區的一第二長度尺寸係沿著該未編程之測試OTP格的一通道長度方向從一位元線接點延伸到該第二主動區的一邊。
4. 如申請專利範圍第3項所述之OTP記憶體陣列，其中該第一長度尺寸與該第二長度尺寸係從各自的位元線接點往相同的方向延伸。
5. 如申請專利範圍第4項所述之OTP記憶體陣列，其中該列未編程之測試OTP格是一第一列未編程之測試OTP格，且該記憶體陣列更包括一第二列未編程之測試OTP格。
6. 如申請專利範圍第5項所述之OTP記憶體陣列，其中該第二列未編程之測試OTP格的各個該等未編程之測 試OTP格具有一第三主動區，其寬度和長度尺寸實質相同於該第二主動區。
7. 如申請專利範圍第6項所述之OTP記憶體陣列，其中該第三主動區具有一第三長度尺寸，其沿著相反於該第二長度尺寸的方向從一位元線接點延伸到該第三主動區的一邊。
8. 如申請專利範圍第3項所述之OTP記憶體陣列，其中該第二長度尺寸係短於該第一長度尺寸用來製造該OTP記憶體陣列的一程序環節的一預定配準精度。
9. 如申請專利範圍第1項所述之OTP記憶體陣列，其中該第一主動區係被一厚閘極氧化物及一薄閘極氧化物覆蓋，在該第一主動區上的該薄閘極氧化物相當於一第一反熔絲裝置。
10. 如申請專利範圍第9項所述之OTP記憶體陣列，其中該第二主動區係被一厚閘極氧化物及一薄閘極氧化物覆蓋，在該第二主動區上的該薄閘極氧化物相當於一第二反熔絲裝置。
11. 如申請專利範圍第10項所述之OTP記憶體陣列，其中該第一反熔絲裝置區的寬度尺寸與該第二反熔絲裝置區的寬度尺寸實質相同。
12. 如申請專利範圍第10項所述之OTP記憶體陣列，其中該第一反熔絲裝置區在該厚閘極氧化物的一邊與該第一主動區的一邊之間具有一第一長度尺寸。
13. 如申請專利範圍第12項所述之OTP記憶體陣 列，其中該第二反熔絲裝置區在該厚閘極氧化物的一邊與該第二主動區的一邊之間具有一第二長度尺寸。
14. 如申請專利範圍第13項所述之OTP記憶體陣列，其中該第一長度尺寸係大於該第二長度尺寸。
15. 一種未編程之OTP記憶體陣列的測試方法，該未編程之OTP記憶體陣列具有未編程之正常OTP格及未編程之測試OTP格，各個該等未編程之正常OTP格具有一第一主動區及具有平行於通道長度方向的第一長度尺寸，各個該等未編程之測試OTP格具有小於該第一主動區的第二主動區，該方法包含：在至少一未編程之測試OTP格上執行一編程操作；偵測在該至少一未編程之測試OTP格上執行的編程是成功或失敗；及當偵測到該至少一未編程之測試OTP格編程失敗時，判斷該未編程之OTP記憶體陣列是有缺陷的。
16. 如申請專利範圍第15項所述之方法，其中該至少一未編程之測試OTP格係朝著一第一方向。
17. 如申請專利範圍第16項所述之方法，其中執行步驟包括在朝著相反於該第一方向的一第二方向之至少一未編程之測試OTP格上執行另一編程操作。
18. 如申請專利範圍第15項所述之方法，其中執行步驟包括：將測試資料施加到一連接該至少一未編程之測試OTP格的位元線，及 以一編程電壓來驅動一連接該至少一未編程之測試OTP格的測試字組線。
19. 如申請專利範圍第15項所述之方法，其中偵測步驟包括執行一編程驗證操作以偵測該至少一未編程之測試OTP格的成功或失敗編程。