CN108604460B - 使用多个一次可编程位控制对资源的访问的集成电路设备 - Google Patents
使用多个一次可编程位控制对资源的访问的集成电路设备 Download PDFInfo
- Publication number
- CN108604460B CN108604460B CN201680079555.7A CN201680079555A CN108604460B CN 108604460 B CN108604460 B CN 108604460B CN 201680079555 A CN201680079555 A CN 201680079555A CN 108604460 B CN108604460 B CN 108604460B
- Authority
- CN
- China
- Prior art keywords
- value
- integrated circuit
- circuit device
- access
- control element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000008859 change Effects 0.000 claims abstract description 14
- 230000007246 mechanism Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 4
- 238000012360 testing method Methods 0.000 abstract description 19
- 238000011156 evaluation Methods 0.000 abstract description 14
- 230000006870 function Effects 0.000 description 22
- 238000013024 troubleshooting Methods 0.000 description 22
- 238000011161 development Methods 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- 101000822695 Clostridium perfringens (strain 13 / Type A) Small, acid-soluble spore protein C1 Proteins 0.000 description 2
- 101000655262 Clostridium perfringens (strain 13 / Type A) Small, acid-soluble spore protein C2 Proteins 0.000 description 2
- 101000655256 Paraclostridium bifermentans Small, acid-soluble spore protein alpha Proteins 0.000 description 2
- 101000655264 Paraclostridium bifermentans Small, acid-soluble spore protein beta Proteins 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000003245 working effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31719—Security aspects, e.g. preventing unauthorised access during test
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/17768—Structural details of configuration resources for security
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computing Systems (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Storage Device Security (AREA)
Abstract
一种利用多个OTP位来启用和重新启用对评估和测试组件的访问的集成电路设备包括：多个一次可编程(OTP)位的集合；编程模块，该编程模块可操作用于触发多个OTP位的集合中的每个位的变化；解码逻辑，该解码逻辑用于确定多个OTP位的集合的集体状态的值；以及控制元件，该控制元件用于基于多个OTP位的集合的集体状态的值来控制对集成电路设备的至少一个资源的访问。
Description
背景技术
集成电路设备和产品通常采用测试和调试元件，该测试和调试元件提供对设备的电路和元件的不受限制的访问。当集成电路设备可用于客户或公众使用时，集成电路设备的制造商或开发商通常禁用对这些测试和调试元件的访问。
附图说明
图1A示出使用多个一次可编程(“OTP”)位来控制对受保护资源的访问的示例集成电路设备。
图1B示出用于访问集成电路设备的资源的示例控制子系统。
图2示出用于控制对集成电路设备的受保护资源的访问的示例方法。
具体实施方式
示例包括使用多个一次可编程位来控制对集成电路设备的资源或一组资源的访问的集成电路设备。在一些示例中，集成电路设备利用多个OTP位来启用和重新启用对可以嵌入或集成到设备上的评估和测试组件的访问。除了其它益处之外，这允许集成电路设备的评估和测试组件在下列两种情形可供开发商使用：(i)在集成电路设备被运送或部署以供使用之前，以及(ii)当集成电路设备或产品被返回以供调试、故障排除或评估时。然而，当集成电路设备处于使用时，示例利用OTP位来保护评估和测试组件免于未经授权的使用。
尽管在集成电路设备的评估和/或测试组件的背景中描述了多个示例，但是示例提供了集成电路设备上的控制子系统，该控制子系统实现使用多个OTP位来启用和禁用对给定资源的访问的多个实例。在评估和测试组件的背景中，资源可以与给定元件相对应，或者与提供对这些组件的访问的端口相对应。在其他背景中，资源可以与用于其他目的的组件或集成电路设备的组件(例如，用于存储受保护数据的存储器)相对应。
集成电路和产品(诸如专用集成电路(ASIC)和专用标准产品(ASSP))的制造通常涉及各种开发和故障排除功能的集成，这些开发和故障排除功能用于在产品或设备被运送给客户或用户之前对产品或设备进行测试和评估。在传统实践中，此类开发和故障排除功能向产品开发商提供对ASIC和ASSP的内部工作的访问。但是，为避免此类功能的未授权的访问或利用，制造商和开发商通常在运送产品以供使用之前永久禁用此类功能。
示例认识到，随着集成电路设备及其工作环境的日益复杂化，这些设备无法满足期望的目的或性能水平的可能性增加。示例进一步认识到，在这些设备已被部署在其工作环境中之后，由客户启用集成电路设备上的开发和故障排除功能可以提高制造商或开发商了解可以对设备进行哪些改进以提高可操作性和性能的能力。除其他益处外，示例还提供集成电路设备和产品，这些设备和产品可以安全地集成开发和故障排除功能，这些功能可以被禁用，然后被重新启用至少一次。当这些功能被禁用时，集成电路设备的产品可以被运送并且部署在客户环境中。如果产品被标记为进行故障排除或调试(例如，客户返回产品或请求现场服务)，开发和故障排除功能可以重新启用至少一次。此外，在一些变型中，产品可以重新部署以便再次禁用开发和故障排除功能。
一些示例提供集成电路设备或产品，该集成电路设备或产品可以被操作以重新启用跟踪能力、内置自测试(BIST)、JTAG、性能监视器以及用于故障排除和测试功能的定制硬件。除其他益处之外，这些功能可以为集成电路设备或产品的硬件和软件功能性两者提供高水平的可控性和可观察性。在部署后测试和评估的背景中，这种开发和故障排除功能极大地增强了开发商针对特定工作环境诊断和调整集成电路或产品的能力。
根据一些示例，集成电路设备包括多个一次性可编程(“OTP”)位、解码逻辑和用于控制对集成电路设备的受保护资源的访问的控制元件。解码逻辑确定用于OTP位集合的集体状态的值。控制元件基于多个OTP位的集体状态的值来控制对集成电路的受保护资源的访问。
在一些实施方式中，集成电路设备包括三个OTP位，并且用于三个OTP位的集体状态的值可以是下列中的一个：(i)第一状态(0,0,0)-集成电路设备的初始状态，在该初始状态中控制元件启用对设备的集成开发和故障排除功能的访问；(ii)第二状态(0,0,1)-控制元件禁用对集成开发和故障排除功能的访问，以保护设备免受未授权的访问和使用；(iii)第三状态(0,1,1)-控制元件重新启用对集成开发和故障排除功能的访问；以及(iv)第四状态(1,1,1)-控制元素禁用集成开发和故障排除功能。在这样的实施方式中，第一状态可以用于设备的部署之前的评估、测试或调试阶段，第二状态可以用于客户或终端用户使用，第三状态可以在设备或产品被标记用于评估(例如，设备或产品被客户返回)时由制造商或开发商触发，并且第四状态可以再次用于客户或终端用户使用。
图1A示出用于使用多个一次性可编程(“OTP”)位来控制受保护资源的访问的示例集成电路设备。根据一些示例，集成电路设备可以对应于ASIC或ASSP，具有集成的一个或多个开发和故障排除功能。参考图1的示例，设备100包括OTP位集合(或阵列)105、解码逻辑110、控制元件120、评估和测试组件(“E/T组件”)130，以及编程模块140。E/T组件130可以表示集成电路设备100的一个或多个评估、测试、开发和故障排除功能。例如，E/T组件130可以包括用于实施跟踪能力、内置自测试(BIST)、JTAG、性能监视器以及定制硬件故障排除和测试功能的组件、功能和其他资源。
解码逻辑110接收多个OTP位105的集体状态111，并对该集合进行解码以生成高(例如，启用)信号117A或低(例如，禁用)信号117B。解码逻辑110可以确定用于OTP位集合105的集体状态111的值113，并且集体状态111的值113可以确定解码逻辑110是输出高(例如，启用)信号117A还是低(例如，禁用)信号117B。当OTP位集合105是三位时，该集体状态的值可以包括四种可能的状态((0,0,0)，(0,0,1)，(0,1,1)，(1,1,1))，其中启用信号和禁用信号117A、117B中的每个是四种状态中的两种状态的相应输出。
控制元件120从解码逻辑110接收启用信号117A或禁用信号117B。控制元件120可以基于来自解码逻辑110的输出来启用对E/T组件130的访问。例如，当控制元件120接收到启用信号117A时，或者可替换地，当控制元件120接收到禁用信号117B时，控制元件120可以启用对E/T组件130的访问。根据一些示例，控制元件120是启用或限制对E/T组件130的访问的门结构。例如，控制元件120可以被实施为AND门，当使用启用信号117A发信号通知访问信号132时，该AND门启用对E/T组件130的访问。可以从例如外部工具的接口发信号通知访问信号132。
编程模块140可以操作以翻转集合105中的各个OTP位。基于OTP位的物理结构，当各个位从“0”翻转(或切换)为“1”时，状态的改变是永久性的。编程模块140可以使用例如制造或开发商接口来触发各个OTP位。在制造完成之后，OTP位的集体状态可以对应于(0,0,0)，使得解码逻辑110的输出信号为高(例如，启用)。控制元件120可以启用对各种E/T组件130的访问，该E/T组件130可以包括设备100的被专门设计用于开发和故障排除阶段中使用的嵌入和集成的组件。在这个阶段，开发商例如可以利用设备100上的多个嵌入和集成的组件进行测试、调试、评估等。
一旦开发和故障排除阶段完成，可以操作编程模块140以触发OTP位的第一位变为“1”，从而导致解码逻辑110的输出信号被切换为低(例如，或禁用)。当解码逻辑110的输出信号切换时，控制元件120可以阻止对E/T组件130的访问。该切换可以在设备100的不安全部署或使用之前，例如当设备或产品被运送给客户以供使用时。
在返回设备100以进行进一步的故障排除或测试的情况下，编程模块140可以触发OTP位的第二位变为“1”，从而导致解码逻辑110的输出信号切换为高(例如，或启用)。当解码逻辑110的输出信号切换时，控制元件120可以再次启用对E/T组件130的访问。该切换可以与例如制造后调试或评估阶段一致。当该阶段完成时，可以操作编程模块140以触发OTP位的第三位变为“1”，从而导致解码逻辑110的输出信号切换为低(例如，或禁用)。在该阶段，可以重新部署设备100以用于不安全的使用(例如，设备可以被返回给客户)。
图1B示出用于访问集成电路设备的资源的示例控制子系统。具体地，示例提供利用OTP位来启用对集成电路设备的评估和故障排除组件的访问。在图1B的示例中，编程模块140包括至少一个安全触发器，用于选择性地触发OTP位中的至少一个。在一种实施方式中，编程模块140触发三个OTP位中的每一个。对于这样的实施方式，示例认识到第二OTP位是潜在的易受攻击源，因为未授权的用户可以通过使用编程模块140触发第二OTP位来获得对E/T组件130的访问。为了防止这种事件，编程模块140可以利用多层安全协议或功能，包括防止未授权的用户访问编程模块140或触发各个OTP位的软件和/或硬件功能。
在一些示例中，编程模块140包括至少一个触发机制141，该触发机制141可以使相应的触发信号151能够将OTP位中的一些或全部切换为“1”。在一些变型中，第二或第三触发机制142、143可以使相应的触发信号152、153能够分别切换相应的第二和第三OTP位。在这样的示例中，第一、第二和第三触发机制141、142、143中的每一个可以包括相同的安全功能，用于生成相应的触发信号151、152、153。在变型中，第一、第二和第三触发机制141、142、143可以具有不同的要求、功能、安全级别或来源(例如，制造商、客户、第三方供应商等)。因此，例如，第二触发机制142(用于触发第二OTP位)可以具有添加的安全功能，和/或可以包括为特定客户、使用环境或其他考虑因素指定的定制。
虽然所描述的一些示例提供了OTP位集合105具有三个位，但是在变型中，可以使用更多OTP位，以便提供启用或禁用对E/T组件130的访问的附加事件。例如，OTP位集合105可以包括5个位，以便提供启用和禁用对E/T组件130的访问的附加实例。可以提供单独的触发机制145，用于触发第四OTP位(重新启用对E/T组件130的访问)和/或第五(重新禁用对E/T组件130的访问)OTP位。
更进一步地，在其他变型中，解码逻辑110的输出可以包括附加的输出信号119，以提供附加的启用/禁用信号，该附加的启用/禁用信号可以与控制元件120或不同的组件120一起使用，以启用对不同变化或不同类型的安全资源的访问。例如，可以通过第二控制机制使一些评估或调试功能可用，该第二控制机制可以被绑定到第二输出信号119。解码逻辑110可以例如默认地将119设置为低(例如，禁用)，并且响应于OTP位的集体状态(1,1,1,1,0)而将第二输出119切换为高。
图2示出用于控制对集成电路设备的受保护资源的访问的示例方法。诸如图2所示和所描述的示例方法可以使用诸如图1A所描述的集成电路设备的组件来实施。因此，为了说明用于执行所描述的步骤或子步骤的合适的组件或元件，可以参考图1A和图1B的元件。
参考图2的示例，集成电路设备100可以利用OTP位集合105来控制对诸如E/T组件130的资源的访问。编程模块140可以与该OTP位集合105接口连接，以便控制对E/T组件130的访问(210)。如通过其他示例所描述的，该OTP位集合105使开发商(例如，制造商，调试商等)能够多次禁用对E/T组件130的访问。
根据示例，触发OTP位中的第一位进行改变，以便禁用对E/T组件130的访问(220)。在一种实施方式中，编程模块140包括触发机制141，用于在例如集成电路装置100被运送时触发第一位进行改变。可以禁用E/T组件130以便阻止客户或未授权的用户访问E/T组件130。
可以触发OTP位105中的第二位进行改变，以便重新启用对E/T组件130的访问(230)。开发商可以操作编程模块140，以便在集成电路设备100部署之后被返回以进行故障排除时触发第二位。在一些示例中，编程模块140可以利用第二触发器机制142以便触发第二位。第二触发机制可以例如实现附加的安全层或协议，以确保开发商或其他授权的个人访问E/T组件130。
开发商可以操作编程模块140以触发对OTP位集合中的第三位的改变，以便重新禁用对E/T组件130的访问(240)。例如，开发商可以将集成电路设备100重新部署或运送给客户或公众。
尽管本文已经参考附图详细描述了说明性实施例，但是本公开涵盖对具体实施例和细节的变化。本文描述的实施例的范围意在由权利要求及其等同物限定。此外，能够预期的是，所描述的特定功能(无论是被单独地描述还是作为实施例的一部分被描述)可以与其他单独描述的功能或其他实施例的部分进行组合。因此，没有描述组合不应排除发明人对这种组合要求保护的权利。
Claims (15)
1.一种集成电路设备，包括：
多个一次可编程OTP位的集合；
编程模块，所述编程模块操作用于触发所述多个OTP位的集合中的每个位的改变；
解码逻辑，所述解码逻辑用于确定所述多个OTP位的集合的集体状态的值；以及
控制元件，所述控制元件用于基于所述多个OTP位的集合的所述集体状态的值和由所述控制元件通过接口接收的单独的访问信号来控制对所述集成电路设备的至少一个资源的访问。
2.根据权利要求1所述的集成电路设备，其中所述解码逻辑输出用于所述控制元件的高信号或禁用信号中的一种，并且其中所述控制元件基于所述解码逻辑是输出所述高信号还是低信号以及所述访问信号的接收来启用或禁用对所述至少一个资源的访问。
3.根据权利要求2所述的集成电路设备，其中所述解码逻辑确定用于所述多个OTP位的集合的所述集体状态的至少四个值中的任一值。
4.根据权利要求3所述的集成电路设备，其中所述解码逻辑响应于确定所述集体状态的值是所述至少四个值中的至少两个值中的任一值而输出所述高信号，并且其中所述解码逻辑响应于确定所述集体状态的值是所述至少四个值中的至少两个值中的任一值而输出所述禁用信号。
5.根据权利要求1所述的集成电路设备，其中所述控制元件控制对所述集成电路设备的至少一个端口的访问。
6.根据权利要求1所述的集成电路设备，其中所述控制元件控制对调试资源的访问。
7.根据权利要求1所述的集成电路设备，其中所述编程模块操作以使所述集体状态的值从第一值顺序地改变为至少最终值。
8.根据权利要求7所述的集成电路设备，其中当所述集体状态具有所述最终值时，所述控制元件对所述至少一个资源的限制最多。
9.根据权利要求7所述的集成电路设备，其中所述编程模块用于：
启用或提供第一触发器，以将所述集体状态从所述第一值改变为第二值，其中当所述集体状态具有所述第二值时，所述控制元件限制对所述至少一个资源的访问；
启用或提供第二触发器，以将所述集体状态从所述第二值改变为第三值，其中，当所述集体状态具有所述第三值时，所述控制元件启用对所述至少一个资源的访问；以及
启用或提供第三触发器，以将所述集体状态从所述第三值改变为第四值，其中所述第四值是所述最终值。
10.根据权利要求9所述的集成电路设备，其中，所述编程模块用于：
实现第一安全机制，以限制未授权的操作者将所述集体状态的值从所述第二值改变为所述第三值。
11.根据权利要求9所述的集成电路设备，其中所述编程模块用于：
通过翻转所述OTP位的集合中的第一位的值来将所述集体状态从所述第一值改变为所述第二值；
通过翻转所述OTP位的集合中的第二位的值来将所述集体状态从所述第二值改变为所述第三值；以及
通过翻转所述OTP位的集合中的第一位的值来将所述集体状态从所述第三值改变为所述第四值。
12.根据权利要求9所述的集成电路设备，其中所述第一触发器在所述集成电路设备被封装运送以便使用之前实施，并且其中所述第二触发器和所述第三触发器在所述集成电路设备被解封装时实施并且在客户返回时使用。
13.根据权利要求1所述的集成电路设备，其中所述控制元件包含AND门，并且AND门的输入是由所述解码逻辑确定的所述多个OTP位的集合的所述集体状态的值和所述访问信号。
14.根据权利要求1所述的集成电路设备，其中响应于来自所述编程模块的附加触发器，所述解码逻辑输出与所述控制元件一起使用的附加信号以控制对另外资源的访问。
15.一种用于控制对集成电路设备的资源的访问的方法，所述方法包括：
与多个一次可编程OTP位的集合接口连接；
触发对所述集合中的第一位的改变以使所述集成电路设备的控制元件在访问信号也已由所述控制元件从接口接收到时禁用对所述资源的访问；
触发对所述集合中的第二位的改变以使所述控制元件在所述访问信号已被接收到时重新启用对所述资源的访问；以及
触发对所述集合中的第三位的改变以使所述控制元件在所述访问信号已被接收到时禁用对所述资源的访问。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US2016/025691 WO2017171865A1 (en) | 2016-04-01 | 2016-04-01 | Integrated circuit device using multiple one-time programmable bits to control access to a resource |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108604460A CN108604460A (zh) | 2018-09-28 |
| CN108604460B true CN108604460B (zh) | 2022-04-05 |
Family
ID=59966236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201680079555.7A Active CN108604460B (zh) | 2016-04-01 | 2016-04-01 | 使用多个一次可编程位控制对资源的访问的集成电路设备 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10424389B2 (zh) |
| EP (1) | EP3437103B1 (zh) |
| CN (1) | CN108604460B (zh) |
| WO (1) | WO2017171865A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11636907B2 (en) * | 2020-06-30 | 2023-04-25 | Nuvoton Technology Corporation | Integrity verification of lifecycle-state memory using multi-threshold supply voltage detection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1776909A (zh) * | 2004-10-14 | 2006-05-24 | 美国博通公司 | 可编程集成电路芯片及其操作方法 |
| CN1820453A (zh) * | 2003-08-11 | 2006-08-16 | 飞思卡尔半导体公司 | 为调试电路提供安全性的方法和装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9652637B2 (en) * | 2005-05-23 | 2017-05-16 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and system for allowing no code download in a code download scheme |
| US20070094507A1 (en) * | 2005-10-21 | 2007-04-26 | Rush Frederick A | Method and system for securing a wireless communication apparatus |
| US8375189B2 (en) | 2005-12-30 | 2013-02-12 | Intel Corporation | Configuring levels of program/erase protection in flash devices |
| US20070162964A1 (en) | 2006-01-12 | 2007-07-12 | Wang Liang-Yun | Embedded system insuring security and integrity, and method of increasing security thereof |
| US8131995B2 (en) * | 2006-01-24 | 2012-03-06 | Vixs Systems, Inc. | Processing feature revocation and reinvocation |
| US7613913B2 (en) * | 2006-03-21 | 2009-11-03 | Silicon Laboratories Inc. | Digital architecture using one-time programmable (OTP) memory |
| US7623378B1 (en) * | 2006-05-02 | 2009-11-24 | Lattice Semiconductor Corporation | Selective programming of non-volatile memory facilitated by security fuses |
| US20080148001A1 (en) | 2006-12-14 | 2008-06-19 | Telefonaktiebolaget L M Ericsson (Publ) | Virtual Secure On-Chip One Time Programming |
| US8526254B2 (en) * | 2008-04-03 | 2013-09-03 | Sidense Corp. | Test cells for an unprogrammed OTP memory array |
| KR101061313B1 (ko) * | 2010-01-28 | 2011-08-31 | 주식회사 하이닉스반도체 | 보안 제어장치를 포함하는 반도체 메모리 장치 |
| US9019791B2 (en) | 2010-11-03 | 2015-04-28 | Shine C. Chung | Low-pin-count non-volatile memory interface for 3D IC |
| US9203617B2 (en) | 2011-08-17 | 2015-12-01 | Vixs Systems, Inc. | Secure provisioning of integrated circuits at various states of deployment, methods thereof |
| US20130086385A1 (en) | 2011-09-30 | 2013-04-04 | Yuri Poeluev | System and Method for Providing Hardware-Based Security |
| US9471812B2 (en) * | 2012-03-06 | 2016-10-18 | Freescale Semiconductor, Inc. | Method for implementing security of non-volatile memory |
| US20140344960A1 (en) | 2013-05-17 | 2014-11-20 | Lsi Corporation | Selective control of on-chip debug circuitry of embedded processors |
-
2016
- 2016-04-01 US US16/064,168 patent/US10424389B2/en active Active
- 2016-04-01 EP EP16897404.6A patent/EP3437103B1/en active Active
- 2016-04-01 CN CN201680079555.7A patent/CN108604460B/zh active Active
- 2016-04-01 WO PCT/US2016/025691 patent/WO2017171865A1/en active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1820453A (zh) * | 2003-08-11 | 2006-08-16 | 飞思卡尔半导体公司 | 为调试电路提供安全性的方法和装置 |
| CN1776909A (zh) * | 2004-10-14 | 2006-05-24 | 美国博通公司 | 可编程集成电路芯片及其操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2017171865A1 (en) | 2017-10-05 |
| CN108604460A (zh) | 2018-09-28 |
| EP3437103A1 (en) | 2019-02-06 |
| EP3437103B1 (en) | 2021-10-13 |
| US20180374554A1 (en) | 2018-12-27 |
| US10424389B2 (en) | 2019-09-24 |
| EP3437103A4 (en) | 2019-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP3287800B1 (en) | Jtag debug apparatus and jtag debug method | |
| US11093600B2 (en) | Chip accessing method, security controlling module, chip and debugging device | |
| JP6139727B2 (ja) | Ｅｃｃで保護されたメモリを用いる使用のためのｍｂｉｓｔデバイス | |
| KR101301022B1 (ko) | 암 코어 기반의 프로세서를 위한 외부 공격 방어 장치 및 이를 이용한 방법 | |
| US10833878B2 (en) | Integrated circuit with parts activated based on intrinsic features | |
| US8627105B2 (en) | Method and apparatus for securing programming data of a programmable device | |
| US20170176530A1 (en) | System and apparatus for trusted and secure test ports of integrated circuit devices | |
| US8347116B2 (en) | Semiconductor device having multi access level and access control method thereof | |
| KR20060060017A (ko) | 디버그 회로에 대해 안전성을 제공하는 방법 및 장치 | |
| KR102227263B1 (ko) | 보안 부트 변경 변경시스템, 방법 및 이 변경시스템을 구비한 전자장치 | |
| WO2007054251A2 (en) | Configurable circuit with configuration data protection features | |
| US20230205621A1 (en) | Out-of-bounds recovery circuit | |
| CN105718762B (zh) | 一种bios认证方法和装置 | |
| US10217498B2 (en) | Techniques for preventing tampering with PROM settings | |
| EP3430627B1 (en) | Controlling a transition between a functional mode and a test mode | |
| CN108604460B (zh) | 使用多个一次可编程位控制对资源的访问的集成电路设备 | |
| US7987331B2 (en) | Method and circuit for protection of sensitive data in scan mode | |
| WO2015119541A1 (en) | Configurable built-in self-tests of digital logic circuits | |
| Obermaier et al. | Fuzzy-glitch: A practical ring oscillator based clock glitch attack | |
| Peterson | Developing tamper-resistant designs with Zynq ULTRASCALE+ devices | |
| WO2010016004A1 (en) | Circuit with testable circuit coupled to privileged information supply circuit | |
| TWI760673B (zh) | 電子裝置 | |
| KR20190083996A (ko) | 테스트 모드에서 데이터 보호 장치 및 방법 | |
| JP2020184319A (ja) | 時限デバッグモードを有する装置及び時限デバッグ方法 | |
| CN115938462A (zh) | 一种测试模式的控制方法、装置、芯片、介质及模组设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |