TWI520238B - 半導體封裝件及其製法 - Google Patents

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劉鴻汶
陳彥亨
紀傑元
呂長倫
黃富堂
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Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件及其製法，尤指一種晶圓級半導體封裝件及其製法。
隨著半導體技術的演進，半導體封裝件已開發出許多不同的封裝型態，而為了追求半導體封裝件之輕薄短小，因而發展出一種晶片尺寸封裝件(chip scale package，CSP)，其特徵在於此種晶片尺寸封裝件僅具有與晶片尺寸相等或略大的尺寸。
然而，上述CSP結構之缺點在於重佈線技術之施用或佈設於晶片上的導電跡線往往受限於晶片之尺寸或其作用面之面積大小，尤其當晶片之積集度提昇且晶片尺寸日趨縮小的情況下，晶片甚至無法提供足夠表面以安置更多數量的銲球來與外界電性連接，因此遂發展出扇出型封裝件(fan-out package)。
在習知扇出型封裝件之製程中，係先將半導體晶片黏貼於一膠膜上，再以封裝膠體進行封裝模壓製程，以包覆住半導體晶片之非作用面及側面，再加熱移除該膠膜，以 外露出該半導體晶片之作用面，最後於該半導體晶片之作用面與封裝膠體上形成線路重佈(RDL)結構，並進行切割作業。
然而，於前述封裝模壓製程中，僅透過膠膜支撐半導體晶片，所以該膠膜及封裝膠體易發生嚴重翹曲(warpage)之問題，尤其是當封裝膠體之厚度很薄時，翹曲問題更為嚴重，從而導致後續進行重佈線製程時，須額外再提供一硬質載具，以將封裝膠體透過一黏膠固定在該硬質載具來進行整平，但後續移除載具與黏膠時會導致殘膠的問題。
有鑑於此，第8,334,174號美國專利揭露一種扇出型封裝件之製法，其係利用硬質層來增加強度，以避免在後續製程中發生翹曲之狀況。
習知之扇出型封裝件1之製法係如第1A至1E圖所揭露者。
如第1A圖所示，將具有相對之作用面12a及非作用面12b之半導體晶片12以該作用面12a貼合至一具有膠膜11之承載件10上；如第1B圖所示，進行封裝模壓製程，將硬質層14及包覆層13與該貼合有半導體晶片12之承載件10壓合，使該半導體晶片12嵌埋於該包覆層13中；再加熱移除該膠膜11及承載件10，以外露出該半導體晶片12之作用面12a，如第1C圖所示；接著如第1D圖所示，形成貫穿該包覆層13及硬質層14之貫孔15a；接著如第1E圖所示，於貫孔15a中電鍍導電材料15，並利用線路重佈(RDL)技術形成線路重佈結構16後，進行切割作業。
然而，於前述製程中，以電鍍形成導電材料15至貫孔 15a後，常會造成過度覆蓋(overburden)狀態，如第1D’圖所示。故於進行線路重佈製程前需以製程化學機械研磨(Chemical mechanical polish，CMP)及蝕刻去除電鍍步驟所產生之過載體(overburden)15’，造成製程上的煩瑣，且增加成本。
因此，如何提供一種封裝件及製法，以確保線路層與銲墊間之電性連接品質，並提昇產品的可靠度，更能降低製程成本，實為一重要課題。
鑑於上述習知技術之缺失，本發明提供一種半導體封裝件之製法，係包括：藉由黏著層將具有相對之第一作用面及第一非作用面之第一半導體晶片以其第一作用面結合至一承載件上；於該承載件上形成包覆該第一半導體晶片的包覆層；將一具有相對之第一表面及第二表面之基板以其第一表面接置於該包覆層上，且該基板之第一表面上具有複數電性連接墊；移除該承載件及黏著層，以外露出該第一半導體晶片之第一作用面；於該包覆層中形成複數貫孔，以外露出該基板的電性連接墊；以及於該包覆層上形成第一線路層，並於該貫孔中形成電性連接該第一線路層與電性連接墊的導電貫孔。
本發明復提供一種半導體封裝件，係包括：包覆層，係具有相對之頂面及底面；複數導電貫孔，係形成於該包覆層中，且貫穿該頂面與底面；第一線路層，係形成於該包覆層之頂面與導電貫孔上；第一半導體晶片，係嵌埋於 該包覆層中，且該第一半導體晶片具有外露於該頂面之第一作用面及相對該第一作用面之第一非作用面；以及基板，係具有相對之第一表面及第二表面，並以該第一表面結合至該包覆層之底面，且該基板之第一表面上具有複數電性連接該導電貫孔的電性連接墊。
於本發明之半導體封裝件之製法中，形成該第一線路層與導電貫孔之步驟係包括：於該包覆層及該第一半導體晶片之第一作用面上形成具有阻層開孔的阻層，且該阻層開孔外露出該等貫孔；於該貫孔中形成該導電貫孔，並於該阻層開孔中形成該第一線路層；以及移除該阻層。
於本發明之半導體封裝件之製法中，復包括於形成該阻層前，於該第一半導體晶片之第一作用面及該包覆層上形成導電層，且復包括於移除該阻層後，移除該阻層所覆蓋的導電層。
於本發明之半導體封裝件之製法的另一實施例中，於該基板之第一表面上設置有第二半導體晶片。於前述本發明之半導體封裝件之製法中，該第二半導體晶片係具有相對之第二作用面及第二非作用面，並以該第二作用面結合至該第一表面上。
於本發明之半導體封裝件之製法中，復包括於形成該第一線路層後，於該包覆層與第一線路層上形成增層結構，並使該增層結構電性連接至該第一線路層與第一半導體晶片。於前述本發明之半導體封裝件之製法中，復包括於該增層結構上形成拒銲層，且該拒銲層係具有供植設導 電元件之開口。
於本發明之半導體封裝件中，於該第一線路層與包覆層間、該導電貫孔與包覆層間及該導電貫孔與電性連接墊間復具有導電層。
於本發明之半導體封裝件的另一實施例中，復包括設置並電性連接於該基板之第二半導體晶片。於前述本發明之半導體封裝件中，該第二半導體晶片係具有相對之第二作用面及第二非作用面，並以該第二作用面結合至該第一表面上，且該第二半導體晶片係嵌埋於該包覆層中。
於本發明之半導體封裝件的一實施例中，復包括增層結構，係形成於該包覆層之頂面上，並電性連接至該第一線路層與第一半導體晶片。於前述本發明之半導體封裝件中，復包括拒銲層，係形成於該增層結構上，且該拒銲層係具有供植設導電元件之開口。
於前述半導體封裝件及其製法中，該基板中及該第二表面上分別形成有導電通孔及第二線路層，且該電性連接墊與該第二線路層係藉由該導電通孔電性連接。
於前述半導體封裝件及其製法中，該第一半導體晶片之第一作用面係具有複數電極墊，該第一半導體晶片並藉由該電極墊電性連接至該增層結構。
由上可知，本發明之半導體封裝件及其製法係以基板做為支撐，以克服習知技術容易發生翹曲之缺點。不僅如此，本發明之半導體封裝件之製法係利用阻層而能直接形成線路層與導電貫孔，故不會產生過載體，遂能簡化半導 體封裝件的製程。
1‧‧‧扇出型封裝件
10、20‧‧‧承載件
11‧‧‧膠膜
12‧‧‧半導體晶片
12a‧‧‧作用面
12b‧‧‧非作用面
13‧‧‧包覆層
14‧‧‧硬質層
15‧‧‧導電材料
15’‧‧‧過載體
15a、25a‧‧‧貫孔
16‧‧‧線路重佈結構
2、3‧‧‧半導體封裝件
21‧‧‧黏著層
22‧‧‧第一半導體晶片
22’‧‧‧第二半導體晶片
22a‧‧‧第一作用面
22a’‧‧‧第二作用面
22b‧‧‧第一非作用面
22b’‧‧‧第二非作用面
220‧‧‧電極墊
23‧‧‧包覆層
23a‧‧‧頂面
23b‧‧‧底面
231‧‧‧第一線路層
24‧‧‧基板
24a‧‧‧第一表面
24b‧‧‧第二表面
240‧‧‧電性連接墊
241‧‧‧導電通孔
242‧‧‧第二線路層
25‧‧‧導電貫孔
250‧‧‧導電層
26‧‧‧阻層
260‧‧‧開孔
27‧‧‧增層結構
270‧‧‧開口
271‧‧‧拒銲層
28‧‧‧導電元件
第1A至1E圖係為第8,334,174號美國專利所揭露之扇出型封裝件之製法的剖面示意圖，其中，第1D’圖係達成第1E圖之過程中的過渡狀態之剖面示意圖；第2A至2I圖係為本發明之半導體封裝件之製法示意圖；以及第3圖係為本發明之半導體封裝件的另一實施例之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「頂」、「底」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
第2A至2I圖係為本發明之半導體封裝件2之製法的剖面示意圖。
如第2A圖所示，藉由黏著層21將具有相對之第一作用面22a及第一非作用面22b之第一半導體晶片22結合至一承載件20上，其中，該第一半導體晶片22係以其第一作用面22a與該黏著層21貼合。
於本實施例中，該第一半導體晶片22之第一作用面22a係具有複數電極墊220，該第一半導體晶片22並藉由該電極墊220電性連接至後續設置之增層結構。
如第2B圖所示，於該承載件20上形成包覆該第一半導體晶片22的包覆層23。
於本實施例中，該包覆層23之材質包括但不限於封裝膠體或軟質材，且於本實施例中，該軟質材係為ABF(Ajinomoto Build-up Film)、BT(Bismaleimide-Triacine)、聚醯亞胺(Polyimide,PI)、矽氧樹脂(polymerized siloxanes,silicone)或環氧樹脂。
如第2C圖所示，將一具有相對之第一表面24a及第二表面24b之基板24以其第一表面24a接置於該包覆層23上，且該基板24之第一表面24a上具有複數電性連接墊240。
於本實施例中，該基板24中及該第二表面24b上分別形成有導電通孔241及第二線路層242，且該電性連接墊240與該第二線路層242係藉由該導電通孔241電性連接。 於本實施例中，對於該基板並未有特殊限制，實務上，基板之種類繁多，例如其內部可具有多層線路(未圖示)等，並不限於本圖式，特此述明。
如第2D圖所示，移除該承載件20及黏著層21，以外露出該第一半導體晶片22之第一作用面22a。
於本實施例中，對於該承載件及黏著層的去除方式並未有特殊限制，於此不再贅述。
如第2E圖所示，於該包覆層23中形成複數貫孔25a，以外露出該基板24的電性連接墊240。
於本實施例中，對於該等貫孔25a之形成方式並未有特殊限制，例如以機械沖孔或雷射鑽孔等習知方法來形成，於此不再贅述。
如第2F圖所示，於該第一半導體晶片22之第一作用面22a及該包覆層23上形成導電層250。
如第2G圖所示，於該導電層250上形成具有阻層開孔260的阻層26，且該阻層開孔260外露出該等貫孔25a。
於本實施例中，對於該阻層26之形成方式與材料並未有特殊限制，於此不再贅述。
如第2H圖所示，於該包覆層23上形成第一線路層231，並於該貫孔25a中形成電性連接該第一線路層231與電性連接墊240的導電貫孔25，然後移除該阻層26及其所覆蓋的導電層250。
如第2I圖所示，於該包覆層23與第一線路層231上形成增層結構27，並使該增層結構27電性連接至該第一 線路層231與第一半導體晶片22，且於該增層結構27上形成拒銲層271，該拒銲層271係具有供植設導電元件28之開口270。
於本實施例中，對於該增層結構之形成方法並未有特殊限制，使用習知RDL製程來設置亦可，於此不再贅述，且本發明亦可不採用電鍍方式來形成該導電貫孔25與第一線路層231，進而無須形成該導電層250。
請參閱第2I圖，本發明之半導體封裝件2係包括：包覆層23，係具有相對之頂面23a及底面23b；複數導電貫孔25，係形成於該包覆層23中，且貫穿該頂面23a與底面23b；第一線路層231，係形成於該包覆層23之頂面23a與導電貫孔25上；第一半導體晶片22，係嵌埋於該包覆層23中，且該第一半導體晶片22具有外露於該頂面23a的具有複數電極墊220之第一作用面22a及相對該第一作用面22a之第一非作用面22b；以及基板24，係具有相對之第一表面24a及第二表面24b，並以該第一表面24a結合至該包覆層23之底面23b，且該基板24之第一表面24a上具有複數電性連接該導電貫孔25的電性連接墊240。
於本實施例中，該半導體封裝件2復具有形成於該第一線路層231與包覆層23間、該導電貫孔25與包覆層23間及該導電貫孔25與電性連接墊240間之導電層250；該半導體封裝件2復包括形成於該包覆層23之頂面23a上，並電性連接至該第一線路層231與第一半導體晶片22之增層結構27；以及該半導體封裝件2復包括形成於該增層結 構27上之拒銲層271，其中，該拒銲層271係具有供植設導電元件28之開口270。
請參閱第3圖，係為本發明之半導體封裝件3之另一實施例之剖面示意圖，本實施例大致與前述實施例相同於，主要不同之處在於，本實施例中該半導體封裝件3復包括第二半導體晶片22’，係具有相對之第二作用面22a’及第二非作用面22b’，並以該第二作用面22a’結合至該基板24之第一表面24a上，且該第二半導體晶片22’係嵌埋於該包覆層23中。
前述半導體封裝件3之製法係於將該基板24設置於該包覆層23上之前，復包括於該基板24之第一表面24a上設置具有相對之第二作用面22a’及第二非作用面22b’之第二半導體晶片22’，且該第二半導體晶片22’係以該第二作用面22a’結合至該第一表面24a上，前述半導體封裝件3之詳細製法係所屬技術領域具有通常知識者依本說明書與圖式所能瞭解者，故不再贅述。
綜上所述，本發明之半導體封裝件及其製法係以基板做為支撐，以避免翹曲，進而提高產品良率；此外，本發明之半導體封裝件之製法能直接形成線路層與導電貫孔，因而不會產生過載體，無須化學機械研磨製程，遂能簡化半導體封裝件的製程，進而降低成本。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修 改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
22‧‧‧第一半導體晶片
22a‧‧‧第一作用面
22b‧‧‧第一非作用面
220‧‧‧電極墊
23‧‧‧包覆層
23a‧‧‧頂面
23b‧‧‧底面
231‧‧‧第一線路層
24‧‧‧基板
24a‧‧‧第一表面
24b‧‧‧第二表面
240‧‧‧電性連接墊
241‧‧‧導電通孔
242‧‧‧第二線路層
25‧‧‧導電貫孔
25a‧‧‧貫孔
250‧‧‧導電層
27‧‧‧增層結構
270‧‧‧開口
271‧‧‧拒銲層
28‧‧‧導電元件

Claims (17)

  1. 一種半導體封裝件之製法，係包括：藉由黏著層將具有相對之第一作用面及第一非作用面之第一半導體晶片以其第一作用面結合至一承載件上；於該承載件上形成包覆該第一半導體晶片的包覆層；將一具有相對之第一表面及第二表面之基板以其第一表面接置於該包覆層上，且該基板之第一表面上具有複數電性連接墊；移除該承載件及黏著層，以外露出該第一半導體晶片之第一作用面；於該包覆層中形成複數貫孔，以外露出該基板的電性連接墊；以及於該包覆層上形成第一線路層，並於該貫孔中形成電性連接該第一線路層與電性連接墊的導電貫孔。
  2. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，形成該第一線路層與導電貫孔之步驟係包括：於該包覆層及該第一半導體晶片之第一作用面上形成具有阻層開孔的阻層，且該阻層開孔外露出該等貫孔；於該貫孔中形成該導電貫孔，並於該阻層開孔中形成該第一線路層；以及移除該阻層。
  3. 如申請專利範圍第2項所述之半導體封裝件之製法，復包括於形成該阻層前，於該第一半導體晶片之第一作用面及該包覆層上形成導電層，且復包括於移除該阻層後，移除該阻層所覆蓋的導電層。
  4. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該基板中及該第二表面上分別形成有導電通孔及第二線路層，且該電性連接墊與該第二線路層係藉由該導電通孔電性連接。
  5. 如申請專利範圍第1項所述之半導體封裝件之製法，其中，該基板之第一表面上設置有第二半導體晶片。
  6. 如申請專利範圍第5項所述之半導體封裝件之製法，其中，該第二半導體晶片係具有相對之第二作用面及第二非作用面，並以該第二作用面結合至該第一表面上。
  7. 如申請專利範圍第1項所述之半導體封裝件之製法，復包括於形成該第一線路層後，於該包覆層與第一線路層上形成增層結構，並使該增層結構電性連接至該第一線路層與第一半導體晶片。
  8. 如申請專利範圍第7項所述之半導體封裝件之製法，復包括於該增層結構上形成拒銲層，且該拒銲層係具有供植設導電元件之開口。
  9. 如申請專利範圍第7項所述之半導體封裝件之製法，其中，該第一半導體晶片之第一作用面係具有複數電極墊，且該增層結構係電性連接至該等電極墊。
  10. 一種半導體封裝件，係包括：包覆層，係具有相對之頂面及底面；複數導電貫孔，係形成於該包覆層中，且貫穿該頂面與底面；第一線路層，係形成於該包覆層之頂面與導電貫孔上；第一半導體晶片，係嵌埋於該包覆層中，且該第一半導體晶片具有外露於該頂面之第一作用面及相對該第一作用面之第一非作用面；以及基板，係具有相對之第一表面及第二表面，並以該第一表面結合至該包覆層之底面，且該基板之第一表面上具有複數電性連接該導電貫孔的電性連接墊。
  11. 如申請專利範圍第10項所述之半導體封裝件，其中，於該第一線路層與包覆層間、該導電貫孔與包覆層間及該導電貫孔與電性連接墊間復具有導電層。
  12. 如申請專利範圍第10項所述之半導體封裝件，其中，該基板中及該第二表面上分別形成有導電通孔及第二線路層，且該電性連接墊與該第二線路層係藉由該導電通孔電性連接。
  13. 如申請專利範圍第10項所述之半導體封裝件，復包括設置並電性連接於該基板之第二半導體晶片。
  14. 如申請專利範圍第13項所述之半導體封裝件，其中，該第二半導體晶片係具有相對之第二作用面及第二非作用面，並以該第二作用面結合至該第一表面上，且 該第二半導體晶片係嵌埋於該包覆層中。
  15. 如申請專利範圍第10項所述之半導體封裝件，復包括增層結構，係形成於該包覆層之頂面上，並電性連接至該第一線路層與第一半導體晶片。
  16. 如申請專利範圍第15項所述之半導體封裝件，復包括拒銲層，係形成於該增層結構上，且該拒銲層係具有供植設導電元件之開口。
  17. 如申請專利範圍第15項所述之半導體封裝件，其中，該第一半導體晶片之第一作用面係具有複數電極墊，該第一半導體晶片並藉由該電極墊電性連接至該增層結構。
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