TWI517177B - 可彈性修改接合墊序列的晶片與相關方法 - Google Patents

Description

可彈性修改接合墊序列的晶片與相關方法

本發明關於一種可彈性修改接合墊序列的晶片與相關方法，尤指一種利用閘陣列支援下線後的局部重新繞線以改變晶片內連線及接合墊序列的晶片與相關方法。

晶片(晶粒、積體電路)是現代資訊社會不可或缺的硬體基礎；各種電子裝置以電路板連接不同的晶片，使不同晶片可經由電路板上的走線相互交換訊號、協同運作，進而實現電子裝置的整體功能。舉例而言，雙倍資料速率的隨機存取記憶體(double data rate random access memory)需搭配記憶體控制器，由記憶體控制器控制記憶體晶片的資料存取。

晶片設有複數個用於訊號輸出及/或輸入的接合墊，各接合墊經由電路板上的走線連接至另一晶片的對應接合墊，以使這兩晶片能經由彼此的接合墊相互交換訊號。晶片的接合墊序列則規範了各接合墊的功能。舉例而言，記憶體控制器的接合墊序列規範了哪些接合墊用以輸出資料、哪些接合墊用以輸出資料選通(data strobe)訊號以及哪些接合墊用以輸出指令(command)。

晶片的布局設計流程可概分為平面規劃(floor plane)、擺放繞線(placing and routing)與電路層級(circuit level)的數值驗證等等。驗證通過後，布局設計即可下線(tape-out)而交予製程廠製造。下線後，布局設計所能實現的接合墊序列也已經確定。在現行的習知技術中，一旦晶片的布局設計已下線，就 難以用局部的重新繞線更動晶片的接合墊序列。

為了增加接合墊序列更動的彈性，本發明提供一種可彈性修改接合墊序列的晶片，包括訊號單元、集線單元、多工單元、並串轉換單元、輸出入單元與複數個接合墊。訊號單元耦接於複數個第一節點，多工單元耦接於複數個第二節點。集線單元以閘陣列形成，設置於控制訊號單元與多工單元間一預設的集線區域，用以將各第一節點連接至某一個第二節點，並用以支援下線後之重新繞線，以改變第一節點連接至第二節點的關係。

多工單元包括複數個多工器，並串轉換單元包括複數個並串轉換器。各多工器耦接於數個關聯的第二節點與一關聯的並串轉換器，用以由該些關聯的第二節點中選出其中之一，並使該選出的第二節點可經由該關聯的並串轉換器而被導通至輸出入單元。各個並串轉換器耦接於數個關聯的多工器與輸出入單元，以使該些關聯的多工器選出的第二節點的訊號得以和輸出入單元的一訊號相互轉換。

前述晶片可以是一記憶體控制器，訊號單元可以是一記憶體控制訊號單元，接合墊用以依據第一接合墊序列耦接第一記憶體；於集線單元的集線區域中進行重新繞線規劃後，晶片的接合墊可依據一相異的第二接合墊序列耦接第二記憶體。

本發明亦提供一種用以設計一晶片的方法，包括：當在晶片的布局中進行擺放繞線的規劃時，於布局中預設一集線區域，用以擺放一閘陣列；並且，於集線區域中提供第一繞線規劃，用以實現一接合墊序列。下線後，若需改變接合墊序列，則清除/摒棄第一繞線規劃，於集線區域中重新進行繞線，以於預設布局區域中提供第二繞線規劃；並且，可針對第二繞線規劃再度進行時序驗證，例如，靜態時序分析。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

10、11a-11b、20‧‧‧晶片

12、22‧‧‧訊號單元

14、30‧‧‧輸出入單元

24‧‧‧集線單元

26‧‧‧多工單元

28‧‧‧並串轉換單元

100‧‧‧流程

102-110‧‧‧步驟

PD[.]、PDa[.]、PDb[.]‧‧‧接合墊

D[.]、D[.,.]、d[.,.]、Ds[.]、bs1-bs4、bss1-bss2‧‧‧訊號

P[.]、W[.]、P[.,.]、W[.,.,.]‧‧‧節點

M[.,.]‧‧‧多工器

PS[.]‧‧‧並串轉換器

U[.]‧‧‧輸出入胞

CK0-CK2‧‧‧時脈

b0-b7‧‧‧資料

T‧‧‧週期

g[.]、h[.]‧‧‧元件

CL[.]‧‧‧閘陣列胞

第1圖示意一晶片因應不同應用的線路圖。

第2圖示意依據本發明一實施例的可彈性修改接合墊序列的晶片。

第3圖示意依據本發明一實施例的並串轉換訊號。

第4圖示意使第2圖晶片因應不同應用的一種實施例。

第5圖示意依據本發明一實施例的可彈性修改晶片的接合墊序列之方法流程。

請參考第1圖，其所示意的是晶片10欲於兩不同應用中分別連接兩晶片11a與11b的情形。晶片10包括訊號單元12、輸出入單元14及接合墊PD[1]、PD[2]等至PD[N-1]與PD[N]，晶片11a包括接合墊PDa[1]、PDa[2]等至PDa[N-1]與PDa[N]，晶片11b包括接合墊PDb[1]、PDb[2]等至PDb[N-1]與PDb[N]。在晶片10中，訊號單元12於節點P[1]至P[N]分別耦接訊號D[1]至D[N]，輸出入單元則將節點W[1]至W[N]的訊號分別傳遞(發出及/或接收)至接合墊PD[1]至PD[N]。

在應用一中，晶片10的接合墊序列是以接合墊PD[1]至PD[N]分別傳遞節點P[1]至P[N]的訊號D[1]至D[N]，故晶片10的布局設計是將節點P[1]至P[N]分別耦接至節點W[1]至W[N]。晶片11a的接合墊序列是由接合墊PDa[1]至PDa[N]分別接續訊號D[1]至D[N]，因此，晶片11a的接合墊PDa[1]至PDa[N]經由電路板的走線分別連接至晶片10的接合墊PD[1]至PD[N]。

在應用二中，晶片11b的接合墊序列亦是由接合墊PDb[1]至PDb[N]分別接續訊號D[1]至D[N]。然而，由於種種限制，例如電路板走線、晶片封裝及/或晶片位置安排等的限制，接合墊PDb[1]至PDb[N]需分別連接至晶片10的接合墊PD[N]至PD[1]。因此，晶片10的接合墊序列便需改變，以由接合墊PD[N] 至PD[1]分別傳遞訊號D[1]至D[N]。

為了改變晶片10的接合墊序列，晶片10中的節點P[1]至P[N]應分別耦接至接合墊PD[N]至PD[1]。當晶片10的布局設計已經下線後，晶片10中諸如訊號單元12與輸出入單元14的位置、電路架構與繞線均已固定且已經通過驗證，不可隨便更動，只能修改節點P[1]至P[N]與節點W[1]至W[N]間的連線來改變接合墊序列。不過，若只欲在節點P[1]至P[N]與節點W[1]至W[N]之間進行局部的繞線修改而不欲更動其他部份(如訊號單元12與輸出入單元14)的布局，便會遭遇到繞線堵塞(routing congestion)與時序驗證失敗等問題，尤其是當數目N很大時。由於晶片製程的進步，晶片的總布局面積日益縮小，晶片內部可供繞線的空間餘裕也連帶減少，導致繞線堵塞。修改繞線也會導致修改後的繞線增長，推動訊號傳播的推力(驅動力)相對不足，使訊號的延遲增長；再者，不同訊號間的相對時序也難以維持，而這些均會導致驗證失敗。

請參考第2圖，其所示意的是依據本發明一實施例的晶片20，例如記憶體控制器，包括訊號單元22、集線單元24、多工單元26、並串轉換單元28、輸出入單元30與N個接合墊PD[1]至PD[N]。訊號單元22於N^＊K個節點P[1,1]、P[1,2]...、P[1,K]、...、P[n,1]、...、P[n,k]、...、P[n,K]與P[N,1]至P[N,K]分別耦接並列的訊號D[1,1]、D[1,2]...、D[1,K]、...、D[n,1]、...、D[n,k]、...、D[n,K]與D[N,1]至D[N,K]；舉例而言，接合墊PD[1]至PD[N]可以連接至記憶體晶片(未繪示)，訊號單元22可以是記憶體控制訊號單元，利用訊號D[n,k](對n=1至N、k=1至K)形成資料、命令或資料選通訊號，以控制及存取該記憶體晶片。

集線單元24以閘陣列形成，設置於訊號單元22與多工單元26間預設的一集線區域，用以將各節點P[n,k](對n=1至N、k=1至K)連接至某一節點W[x,i,j](x為1至Nt的其中之一，i為1至N的其中之一，j為1至K的其中之一)。

多工單元26包括N^＊K個多工器M[i,j](i=1至N、j=1至K)，並串轉換單元28包括N個並串轉換器PS[i](i=1至N)，輸出入單元30則包括N個輸出入胞(IO cell)U[i](i=1至N)。多工器M[i,j]耦接於節點W[1,i,j]至W[Nt,i,j]與並串轉換器PS[i]之間，於這Nt個關聯節點W[1,i,j]至W[Nt,i,j]中選出其中之一節點W[x,i,j]，並將該選出節點W[x,i,j]的訊號導通為訊號d[i,j]，以使訊號d[i,j]可經由並串轉換器PS[i]的轉換而導通至輸出入單元U[i]。各個並串轉換器PS[i]耦接於K個關聯的多工器M[i,1]至M[i,K]與輸出入胞U[i]，以使多工器M[i,1]至M[i,K]的訊號d[i,1]至d[i,K]得以和輸出入胞U[i]的訊號Ds[i]相互轉換。輸出入胞U[i]耦接接合墊PD[i]，可將訊號Ds[i]發出至接合墊PD[i]及/或將接合墊PD[i]的訊號接收為訊號Ds[i]。

第2圖中並串轉換器PS[i]的運作可用第3圖的實施例來說明。第3圖以K=8為例，並串轉換器PS[i]於8個訊號d[i,1]至d[i,8]與訊號DS[i]間進行轉換，例如說是將並列的訊號d[i,1]至d[i,8]轉換為串列的訊號DS[i]。訊號d[i,1]至d[i,8]的時序依循時脈CK0，其週期為(K/2)^＊T=4^＊T；亦即，訊號d[i,1]至d[i,8]中的每一筆資料(例如一位元)b0至b7延續的時間為4^＊T。並串轉換器PS[i]可依循時脈CK1的時序將訊號d[i,1]與d[i,5]的資料內容串列至訊號bs1。時脈CK1的週期為時脈CK0的一半，故時脈CK0的一個週期會涵蓋時脈CK1的兩個週期；並串轉換器PS[i]可於時脈CK1的某一週期中將訊號d[i,1]的資料b0取樣至訊號bs1中，並在時脈CK1的次一週期中將訊號d[i,5]的資料b4取樣至bs1，如此，資料b0與b4就會依序串列於訊號bs1內。同理，依循時脈CK1，並串轉換器PS[i]可將訊號d[i,2]與d[i,6]串列至訊號bs2、將訊號d[i,3]與d[i,7]串列至訊號bs3，並將訊號d[i,4]與d[i,8]串列至訊號bs4。

進一步地，並串轉換器PS[i]可依循時脈CK2的時序將訊號bs1與bs3串列至訊號bss1，並將訊號bs2與bs4串列 至訊號bss2。時脈CK2的週期為時脈CK1的一半，使時脈CK1的一個週期會涵蓋時脈CK2的兩個週期。並串轉換器PS[i]於時脈CK2的某一週期中對訊號bs1取樣而將資料b0串列至訊號bss1中，於時脈CK2的次一週期中改對訊號bs3取樣而將資料b2取樣至bss1，於時脈CK2的再次一週期中再度對訊號bs1取樣而將資料b4串列至訊號bss1，又於時脈CK2的後一週期中對訊號bs3取樣而將資料b6依序串列於訊號bss1內，以此類推。

並串轉換器PS[i]可進一步依循時脈CK2的升緣與 降緣而將訊號bss1與bss2串列至訊號DS[i]中；在時脈CK2的每個週期T中，並串轉換器PS[i]可於前半週期將訊號bss1的資料內容取樣至訊號DS[i]中，於後半週期交替地將訊號bss2的資料內容取樣至訊號DS[i]中。如此，訊號DS[i]成為雙倍資料速率的高速、高頻訊號。相對地，訊號d[i,1]至d[i,K]則為低速、低頻的訊號。由於低速訊號d[i,1]至d[i,K]由訊號單元22的訊號D[1,1]至D[N,K]中選出，訊號d[i,j]與訊號D[n,k]的速率一致，故訊號單元22僅需以低速運作即可。換言之，因為並串轉換單元26可在低速訊號與高速訊號間進行串列與並列的轉換，利用低速運作的訊號單元22可因應高速輸出入的需求。此種安排可降低訊號單元22的設計限制，也可減少訊號單元22的功耗。在以資料b0至b7形成訊號DS[i]時，若使相鄰兩資料b0與b1相等，資料b2與b3相等...(或使資料b1與b2相等，資料b3與b4相等...)，就可使訊號DS[i]成為單倍資料速率的訊號，例如命令訊號。

請再度參考第2圖。在多工單元26中，經由各多工 器M[i,j]的連線選擇切換，可為晶片20組合出複數種不同的接合墊序列。舉例而言，集線單元24的繞線可以是將節點P[n1,1]至P[n1,K]分別連接至節點W[1,i0,1]至W[1,i0,K]，並將節點P[n2,1]至P[n2,K]分別連接至節點W[2,i0,1]至W[2,i0,K]。由於節點W[1,i0,k]與W[2,i0,k]均耦接多工器M[i0,k](對k=1至K)，當多工器M[i0,1]至M[i0,K]分別選擇將節點W[1,i0,1]至W[1,i0,K] 的訊號導通為訊號d[i0,1]至d[i0,K]時，接合墊PD[i0]的訊號DS[i0]由訊號D[n1,1]至D[n1,K]串列形成。另一方面，當多工器M[i0,1]至M[i0,K]分別選擇將節點W[2,i0,1]至W[2,i0,K]的訊號導通為訊號d[i0,1]至d[i0,K]時，接合墊PD[i0]的訊號DS[i0]會改由訊號D[n2,1]至D[n2,K]形成。因為接合墊PD[i0]所傳遞的訊號已經改變，也就連帶改變晶片10的接合墊序列。

多工單元26所能提供的接合墊序列於晶片設計下 線之前便已確定。為了提供接合墊序列變化的彈性，晶片20的集線單元24利用閘陣列形成，用以支援下線後的接合墊序列更動，讓多工單元26無法提供的接合墊序列能經由集線單元24的重新繞線而實現。延續第2圖實施例，請參考第4圖，例示於集線單元24中重新繞線的一實施例，集線單元24包括複數個集中相鄰設置的閘陣列胞(或工程變更胞，engineering change order cell，ECO cell)，如閘陣列胞CL[z1]、CL[z2]、CL[z3]與CL[z4]等等。各閘陣列胞CL[.]包括一或多個電晶體，例如說是可形成一或多組互補電晶體對的n通道金氧半電晶體MN與p通道金氧半電晶體MP。在對晶片20(第2圖)的布局設計進行擺放繞線之規劃時，集線單元24的各閘陣列胞可以和訊號單元22、多工單元26、並串轉換單元28、輸出入單元30中的標準胞(standard cell)/輸出入胞一併納入擺放的考量中；亦即，雖然閘陣列胞通常是在標準胞/輸出入胞擺放後再零散地插入至擺放後留下的冗餘空隙中，但集線單元24布局所在的區域是在擺放繞線階段時預留的，用以集中容納閘陣列胞。

經由適當的金屬層繞線，在集線單元24閘陣列胞中 的電晶體可組合成元件，例如反相器、延遲器及/或緩衝器，用以傳遞訊號，並調整訊號的時序。不同閘陣列胞中的同類電晶體可以具有相同(或相似)的電晶體特性(如通道寬度與長度)，故可形成位置相異但元件特性(如閘延遲及/或訊號推力)相同的元件，而擺放於不同位置。集合不同數目的電晶體可合成出元件特 性互異的各種元件。因此，集線單元24可提供一個在下線後自由地重新進行擺放繞線的集線區域。

舉例而言，在應用一的布局設計中，訊號單元22(第 2圖)的節點D[n1,k1]至D[n6,k6]應分別耦接至多工單元26(第2圖)的節點W[x1,i1,j1]至W[x6,i6,j6]，因此，在晶片20的布局設計中，可依據時序需求而於集線單元24中以適當的繞線規劃形成元件g[1]至g[10]，使節點D[n1,k1]至D[n6,k6]可分別連接至節點W[x1,i1,j1]至W[x6,i6,j6]。針對應用一進行布局設計並驗證下線後，若因晶片規格(如接合墊序列)改變而要依據應用二改使節點D[n1,k1]與D[n6,k6]分別連接至節點W[x6,i6,j6]與W[x1,i1,j1]，可於集線單元24中清除先前的繞線規劃，將集線單元24回到未擺放元件、未繞線的狀態，再依據各節點的訊號時序需求重新於集線單元24中進行擺放繞線，以新的繞線規劃形成新的元件h[1]至h[12]與新的訊號傳遞連線。舉例而言，元件h[1]與h[2]的總訊號推力可以大於元件g[1]與g[2]的總訊號推力，以克服節點D[n1,k1]至節點W[x6,i6,j6]間較長的距離。再者，由於集線單元24中的元件可以重新擺放，故可克服繞線阻塞的問題。如第4圖所示，在應用一與應用二中，可於集線單元24中分別形成相同或相異數目個元件g[.]與d[.]，元件g[.]與d[.]可以分佈在相同或不同的位置，並具有相同或相異的元件特性。

在對集線單元24重新進行擺放繞線以將應用一的 布局設計改變為應用二的布局設計時，只需改變集線單元24的繞線規劃，其他電路(例如訊號單元22、多工單元26、並串轉換單元28與輸出入單元30)的布局設計皆不需改變。因此，即使要進行下線後的變更，也只需要對集線單元24進行局部的布局設計改變，避免大規模布局改變所需耗用的時間與設計資源。

請參考第5圖，其所示意的是依據本發明一實施例 的可彈性修改晶片20(第2圖)的接合墊序列之方法流程100，主要步驟描述如下： 步驟102：開始流程100。

步驟104：進行晶片20的布局設計，包括平面規劃 以及擺放繞線，可利用電子設計自動化的工具軟體進行自動擺放繞線。進行擺放繞線時，可依據訊號單元22、多工單元26、並串轉換單元28與輸出入單元30的功能需求擺放標準胞及/或輸出入胞，以實現這些單元；同時，於晶片20的布局中預留一集線區域，用以擺放閘陣列而形成集線單元24，例如說是擺放複數個閘陣列胞。然後，即可針對晶片中的標準胞、輸出入胞與閘陣列胞進行整體的繞線。擺放繞線後，集線單元24所在的集線區域中會有一繞線規劃，其可和多工單元26聯合提供一或多種接合墊序列。針對擺放繞線後的布局設計進行驗證，例如靜態時序驗證等等，然後下線。

步驟105：若需進行下線後之修改，繼續至步驟 106。若下線後不需修改，可進行至步驟110。

步驟106：當晶片20的布局設計在下線後需要更 動，例如需將接合墊序列更新為原始布局設計(即步驟104完成的布局設計)所無法支援的接合墊序列時，可將步驟104的布局設計的集線區域內的原始繞線規劃清除，使集線單元24所在的集線區域恢復為一個無元件、無繞線的區域。

步驟108：在集線區域中重新進行繞線，用新的繞 線規劃形成新的元件與連線，以支援新的接合墊序列需求。在晶片的整體布局設計中，步驟108只改變集線區域內的繞線規劃，集線區域外的布局則可以不用改變；舉例而言，訊號單元22、多工單元26、並串轉換單元28與輸出入單元30的布局設計均可維持不變。因此，集線區域外其他電路的既定功能與時序不會受到影響。針對重新擺放繞線的晶片布局設計再度進行時序驗證，較佳地，時序驗證包括靜態時序分析，用以確保建立時間與保持時間均能操作在正確的頻率下。

步驟110：完成晶片20的整體布局設計。

總結來說，本發明係在晶片內預留集線區域，以集 中設置閘陣列，藉此因應下線後的接合墊序列的變更。因此，本發明不僅可擴展下線後修改的彈性，讓相似布局設計能廣泛適用於許多種不同的應用，也可將下線後的布局修改限制在集線區域中，降低布局修改的規模與所需的資源、時間與成本。

綜上所述，雖然本發明已以較佳實施例揭露如上， 然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20‧‧‧晶片

22‧‧‧訊號單元

24‧‧‧集線單元

26‧‧‧多工單元

28‧‧‧並串轉換單元

30‧‧‧輸出入單元

PD[.]‧‧‧接合墊

D[.,.]、d[.,.]、Ds[.]‧‧‧訊號

P[.,.]、W[.,.,.]‧‧‧節點

M[.,.]‧‧‧多工器

PS[.]‧‧‧並串轉換器

U[.]‧‧‧輸出入胞

Claims (12)

1. 一種可彈性修改接合墊序列的晶片，包含：一訊號單元，耦接於複數個第一節點；一輸出入單元，耦接於複數個第二節點與複數個接合墊之間；以及一集線單元，以閘陣列形成，設置於該訊號單元與該輸出入單元之間預設的一集線區域，用以將各該第一節點連接至該些第二節點的其中之一，並用以支援下線後之重新繞線，以修改使該些第一節點連接至該些第二節點；以及複數個多工器，各該多工器耦接於該些第二節點與該輸出入單元之間，用以由該些第二節點中選出其中之一，並使該選出的第二節點可被導通至該輸出入單元。
2. 如申請專利範圍第1項的晶片，更包含：一並串轉換器，耦接於該些多工器與該輸出入單元之間，用以使該些多工器選出的該些第二節點的訊號得以和該輸出入單元的一訊號相互轉換。
3. 如申請專利範圍第1項的晶片係為一記憶體控制器；其中該些接合墊係用以依據一第一接合墊序列耦接一第一記憶體。
4. 如申請專利範圍第3項的晶片，其中該重新繞線係使該些接合墊得以依據一第二接合墊序列耦接一第二記憶體，其中該第一接合墊序列與該第二接合墊序列相異。
5. 如申請專利範圍第3項的晶片，其中該訊號單元係為一記憶體控制訊號單元。
6. 如申請專利範圍第1項的晶片，其中該下線後之重新繞線包含一時序驗證。
7. 如申請專利範圍第6項的晶片，其中該時序驗證包含一靜態時序分析。
8. 一種可彈性修改一晶片的一接合墊序列之方法，包含：當在該晶片的布局中進行擺放繞線(placing and routing)時，於該布局中預設一集線區域，用以擺放一閘陣列，並於該集線區域中提供一第一繞線規劃，用以實現該接合墊序列；其中，該晶片包含一訊號單元、一輸出入單元、一集線單元與複數個多工器；該訊號單元耦接於複數個第一節點，該輸出入單元耦接於複數個第二節點與複數個接合墊之間；該集線單元以該閘陣列形成，用以將各該第一節點連接至該些第二節點的其中之一，以支援下線後之重新繞線，以修改使該些第一節點連接至該些第二節點；各該多工器則耦接於該些第二節點與該輸出入單元之間，用以由該些第二節點中選出其中之一，並使該選出的第二節點可被導通至該輸出入單元；以及在下線後，若需改變該接合墊序列，則於該集線區域中重新進行繞線，以於該預設布局區域中提供一第二繞線規劃。
9. 如申請專利範圍第8項之方法，其中該預設集線區域中重新進行繞線之步驟更包含清除該第一繞線規劃之步驟。
10. 如申請專利範圍第8項之方法，其中該晶片係一記憶體控制器。
11. 如申請專利範圍第8項之方法，其中該預設集線區域中重新進行繞線之步驟更包含時序驗證之步驟。
12. 如申請專利範圍第11項之方法，其中該時序驗證包括靜態時序分析之步驟。