JPH10178164A - マスタースライス方式の半導体集積回路及びそのレイアウト方法 - Google Patents

マスタースライス方式の半導体集積回路及びそのレイアウト方法

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JPH10178164A
JPH10178164A JP33848296A JP33848296A JPH10178164A JP H10178164 A JPH10178164 A JP H10178164A JP 33848296 A JP33848296 A JP 33848296A JP 33848296 A JP33848296 A JP 33848296A JP H10178164 A JPH10178164 A JP H10178164A
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Toshikazu Otake
敏和 大竹
Kazuhiro Yoshida
和博 吉田
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Abstract

(57)【要約】 【課題】高速マクロをチップの異なる辺に配置されてい
る高速マクロ配置領域に配置すると、入出力バッファと
高速マクロの各端子間の配線長が異なり、入力スキュー
が大きくなるのを防止する。 【解決手段】低速マクロ配置領域21と、高速マクロ用
基本セル8,8’を水平方向及び垂直方向に繰り返し配
置した高速マクロ配置領域24A,24Bと、入出力バ
ッファを配置する外部セル領域3とを含むチップ102
において、高速マクロ用基本セル8’は高速マクロ用基
本セル8を時計回りに90度回転して配置していること
から、高速マクロ51A,51Bとそれぞれ対応する入
出力バッファの相対的な配置関係は同一となり、かつ高
速マクロ51A,51Bの端子位置によらず入出力バッ
ファ間との配線長は一定となる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、マスタースライス
方式の半導体集積回路装置及びそのレイアウト方法に関
し、特に基本セルを第1の内部セル領域を構成する基本
セルに対し、時計回り又は反時計回りに90度回転して
配置した第2の内部領域を有するマスタースライス方式
の半導体集積回路及びその自動配置配線方法に関する。
【0002】
【従来の技術】最近、半導体集積回路の微細化及び高速
化に伴い、チップ上に搭載したNAND,NOR,フリ
ップフロップなどの基本ゲートや乗算器などのメガブロ
ック及びRAM,ROMなどのメモリブロック間を配線
する配線の配線遅延や配線間のクロストークの影響が大
きくなっており、100MHz以上の高い周波数で動作
する乗算器や加算器などの高速マクロやA/Dコンバー
タ、D/Aコンバータなどのアナログマクロへの影響が
特に問題となっている。
【0003】配線遅延は、配線長にほぼ比例するので配
線遅延を小さくするには配線長を短くすることが有効で
ある。このため、チップ上の配線長を短くするために高
速マクロやアナログマクロを、入出力バッファを配置す
る外部セル領域近傍に配置する手法が一般に用いられて
いる。
【0004】図3により、従来のマスタースライス方式
の半導体集積回路を説明する。チップ100は、基本セ
ル1を水平方向及び垂直方向に繰り返し配置した内部セ
ル領域2と、その周辺に入出力バッファを配置した外部
セル領域3とを有している。
【0005】数十MHz以下の周波数で動作する低速マ
クロ4は、配線長をそれほど考慮する必要がないので内
部セル領域2の中で自由に配置され、高速マクロ5は外
部セル領域3に配置された入出力バッファ間との配線
6,6a,6b,6cの配線長を短くするため、内部セ
ル領域2の中で外部セル領域3近傍に強制配置されてい
る。
【0006】また、内部セル領域2に配置される低速マ
クロ4と高速マクロ5は、基本セル1の配列方向と同一
方向で配置される。すなわち、基本セル1は、チップ1
00に下地として形成したMOSトランジスタを複数配
置して構成され、高速マクロ5はこの基本セルを構成す
るMOSトランジスタを用いて金属配線工程で形成され
るので、高速マクロ5のトランジスタ配置は基本セル1
のトランジスタ配置と同一である。従って、高速マクロ
5は、基本セル1から構成される内部セル領域2を自由
に平行移動して配置できるものの、90度回転して配置
することは、基本セル1を構成するMOSトランジスタ
のソース、ゲート、ドレインの各コンタクト部の配置パ
ターンと高速マクロ5の配線パターンが回転前と回転後
で異なるので不可能である。
【0007】また、回路の高速化を図るため、内部セル
領域に、より高速動作が可能な高速マクロ用基本セルを
配置する方法がある。この第2の従来例を図4を参照し
て説明する。
【0008】チップ101は、7mm□のサイズの内部
セル領域20の中に基本セル1を水平方向及び垂直方向
に繰り返し配置した低速マクロ配置領域21と、高速マ
クロ用基本セル8を水平方向及び垂直方向に繰り返して
下辺及び左辺に配置した高速マクロ配置領域22A,2
2Bと、その周辺に入出力バッファを配置した外部セル
領域3を有しており、チップサイズは9mm□である。
【0009】低速マクロ4は、第1の従来例と同様に配
線長をそれほど考慮する必要がないので内部セル領域2
0の中で自由に配置され、長手方向が1mmの高速マク
ロ50は外部セル領域3に配置された入出力バッファ間
との配線7,7a,7b,7cの配線長を短くするた
め、高速マクロ配置領域22A及び22Bの中で外部セ
ル領域3近傍に強制配置されている。
【0010】高速マクロ50は、高速マクロ用基本セル
8の配列方向に沿って配置される。すなわち、高速マク
ロ50のトランジスタ配置は高速マクロ用基本セル8の
トランジスタ配置と同一である。従って、本従来例にお
いては高速マクロ用基本セル8を専用にチップ上に設け
るので第1の従来例に比して高速化が計られているもの
の、高速マクロ配置領域22Aと22BでMOSトラン
ジスタの配置パターンが同一であるため、高速マクロ5
0を90度回転して高速マクロ配置領域22Bに配置す
ることは、第1の従来例と同様に不可能である。
【0011】次に、従来のマスタースライス方式の半導
体集積回路のレイアウト方法について図4に示すフロー
チャートを参照して説明する。
【0012】はじめに、表1に示す主軸及び副軸の定義
について説明する。
【0013】
【表1】
【0014】自動レイアウトツールを用いて自動配線を
実行する際に、第1アルミ配線及び第2アルミ配線を水
平方向と垂直方向のうちどちらを優先して配線するかが
問題となるが、優先する方向を主軸とし、主軸に対して
垂直方向を副軸として定義する。
【0015】通常時においては、表1に示すように第1
アルミ配線は水平方向を主軸として用い、第2アルミ配
線は垂直方向を主軸として用いる。従って、主として第
1アルミ配線は水平方向の配線を、第2アルミ配線は垂
直方向の配線を行い、残りの配線は、垂直方向の第1ア
ルミ配線と水平方向の第2アルミ配線で行うことにな
る。また、反転時においては通常時における主軸と副軸
の関係を逆にして定義する。
【0016】図5において、自動配置配線ライブラリー
200は上述した主軸及び副軸の定義ファイルや図3,
4に示すチップ100,101を構成する回路ブロック
間の接続情報ファイルなどから構成される。
【0017】最初に、ステップS1で入力スキューに制
限がある高速マクロやアナログマクロを強制配置し、ス
テップS2で入力スキューに制限が無い低速マクロなど
のブロックを図3の内部セル領域2や図4の低速マクロ
配置領域21に、自動配置配線ライブラリ200に格納
されている回路ブロック間の接続情報を参照して自動配
置する。
【0018】次に、ステップS3で各回路ブロック間の
自動配線を行った後、ステップS4で実配線によるタイ
ミング検証を行い、さらに、要求される入力スキューが
満足しているか否かの判定をステップS5で行う。
【0019】ステップS5での判定結果に問題がなけれ
ばステップS6で手作業(強制配置工程など)を一部含
む自動配置配線工程は終了となるが、ステップS5での
判定結果スキューが要求値を満足しない場合、ステップ
S1に戻って強制配置を再度行ったり、ステップS7で
手作業によるマニュアル配線を行い、スキューが要求値
を満足するまで図5の設計フローを繰り返し実行する。
【0020】
【発明が解決しようとする課題】上述した従来のマスタ
ースライス方式の半導体集積回路は、図3及び図4に示
す同一形状の高速マクロ5,50をチップの下辺又は左
辺に配置する場合、高速マクロと入出力バッファ間とを
配線する配線長が、下辺と左辺でそれぞれ異なるという
問題がある。
【0021】これを図4を参照して具体的に説明する
と、高速マクロ50を下辺に配置した場合、下辺の外部
セル領域3に配置された入出力バッファと高速マクロ5
0間の配線7は、高速マクロ50の入出力端子に無関係
に一定の長さである。
【0022】一方、高速マクロ50を左辺の高速マクロ
配置領域22Bに配置した場合、高速マクロの端子から
上方向に出た配線7a,7b,7cは、それぞれ1回左
に曲がって左辺の外部セル領域3に配置された入出力バ
ッファの対応する入出力端子に接続されるので、配線7
a,7b,7cの長さはそれぞれ異なる。
【0023】ここで、高速マクロ50の長手方向を1m
mとすると、高速マクロ50の右端の端子と入出力バッ
ファ間の配線7aの最大長は約1mm+C(Cは常数)
であり、高速マクロ50の左端の端子と入出力バッファ
間の配線7cの最小長は約0.1mm+C(Cは常数)
である。従って、高速マクロ50と入出力バッファとの
各配線の配線長の差は、最大で約1mm+C−(0.1
mm+C)=0.9mmとなる。
【0024】いま、図4で高速マクロ用基本セル8は図
6に示す高速バイポーラトランジスタを用いた電流切替
型論理回路で構成され、この電流切替型論理回路のバイ
アス電流を0.25mA、コレクタ負荷抵抗を1KΩと
すると、論理振幅は250mVとなる。また、この電流
切替型論理回路の配線長差すなわち配線容量差と遅延差
の関係は図7のようになり、上述した配線長差0.9m
mの場合、200pSの遅延差に相当する。従って、高
速マクロ50を左辺の高速マクロ配置領域22Bに配置
した場合、高速マクロ50と入出力バッファの配線長の
違いにより最大200pS程度のスキューが発生し、回
路の誤動作の原因となる。
【0025】また、図4に示す高速マクロ50と入出力
バッファ間の配線7a,7b,7cの配線長によるスキ
ュー対策として、図8に示すようにアルミ配線をう回し
て全ての配線を約1mmの長さになるように設計し、配
線容量を配線7a,7b,7cに対しほぼ一致させる場
合がある。しかし、第1アルミ配線どうしが短絡するの
を防ぐためスルーホール9を介して第2アルミ配線に接
続し第1アルミ配線と第2アルミ配線を用いて配線容量
のマッチングを行わなければならず、配線容量の相対的
なばらつきが大きくなる。
【0026】ここで、第1アルミ配線と第2アルミ配線
の相対的なばらつきを無視し、同一配線層どうしのばら
つきのみを考慮しても、同一配線層の配線長の相対ばら
つきは通常±5%程度であるから、配線長が1mmの場
合1mm×(±5%)=±0.05mmのばらつきを生
じ、図7から約20pSのスキューが発生することがわ
かる。従って、高速マクロのセットアップ時間やホール
ド時間に大きな制約を生じ、誤動作が起きたりシステム
全体の性能が低下する場合がある。
【0027】さらに、図4に示す高速ブロック50と入
出力バッファ間の配線7a,7b,7cを図8に示す配
線7a’,7b’,7c’のように図5のステップS7
でマニュアル修正し、次にステップS4で実配線による
タイミング検証を行って、入力スキューが要求値を満足
するまで図8のフローを繰り返す場合、設計期間が大幅
に長くなるという問題がある。
【0028】このため、本発明の目的は同一形状の高速
マクロをチップ周辺に配置した高速マクロ配置領域のど
こに配置しても、高速マクロの各端子と対応する入出力
バッファ間の配線長が高速マクロの端子位置によらず一
定となり、入力スキューを改善した半導体集積回路を提
供することにある。
【0029】さらに、本発明の他の目的は、入力スキュ
ー調整のためのマニュアル配線工程を無くして設計期間
を大幅に短縮したマスタースライス方式の半導体集積回
路の自動配置配線方法を提供することにある。
【0030】
【課題を解決するための手段】そのため、本発明のマス
タースライス方式の半導体集積回路は、半導体基板上に
論理回路の基本要素である基本セルをアレイ状に配置し
て形成した第1の内部セル領域と、前記第1の内部セル
領域の周囲の各辺に配置した入出力バッファを形成する
ための外部セル領域と、前記第1の内部セル領域と前記
外部セル領域の間に、前記基本セルを前記第1の内部セ
ル領域を構成する前記基本セルに対して時計回りまたは
反時計回りに90度回転しアレイ状に配置して形成した
第2の内部セル領域とを有することを特徴としている。
【0031】さらに、本発明のマスタースライス方式の
半導体集積回路の設計方法は、半導体基板上に論理回路
の基本要素である基本セルをアレイ状に配置して形成し
た第1の内部セル領域と、前記第1の内部セル領域の周
囲の各辺に配置した入出力バッファを形成するための外
部セル領域と、前記第1の内部セル領域と前記外部セル
領域の間に、前記基本セルを前記第1の内部セル領域を
構成する基本セルに対して時計回りまたは反時計回りに
90度回転しアレイ状に配置して形成した第2の内部セ
ル領域とを有するマスタースライス方式の半導体集積回
路を複数の配線層を用いてレイアウト処理するマスター
スライス方式の半導体集積回路のレイアウト方法におい
て、前記第1の内部セル領域における複数の配線層の水
平方向及び垂直方向に対する配線の優先順位を、奇数番
目の配線は水平方向及び垂直方向をそれぞれ第1及び第
2の優先順位とし、偶数番目の配線は垂直方向及び水平
方向をそれぞれ第1及び第2の優先順位とし、前記第2
の内部セル領域における複数の配線層の水平方向及び垂
直方向に対する配線の優先順位を、奇数番目の配線は垂
直方向及び水平方向をそれぞれ第1及び第2の優先順位
とし、偶数番目の配線は水平方向及び垂直方向をそれぞ
れ第1及び第2の優先順位とすることを特徴としてい
る。
【0032】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【0033】図1は、本発明の実施の形態によるマスタ
ースライス方式の半導体集積回路を示す概略的平面図で
あり、チップ102は、7mm□のチップサイズの内部
セル領域23の中に基本セル1を水平方向及び垂直方向
に繰り返し配置した低速マクロ配置領域21と、高速マ
クロ用基本セル8を水平方向及び垂直方向に繰り返して
下辺に配置した高速マクロ配置領域24Aと、高速マク
ロ用基本セル8を90度時計回りに回転した高速マクロ
用基本セル8’を水平方向及び垂直方向に繰り返して左
辺に配置した高速マクロ配置領域24Bと、内部セル領
域23の周辺に入出力バッファを配置した外部セル領域
3を有しており、一例としてチップサイズは9mm□と
している。
【0034】本実施の形態では、Bi−CMOSプロセ
スを用い、低速マクロ配置領域21にはPチャネルトラ
ンジスタとNチャネルトランジスタを配置してあり、高
速マクロ配置領域24A,24Bには、高速バイポーラ
トランジスタを配置している。すなわち、低速で動作す
る回路は低速マクロ配置領域21に形成し、高速で動作
する回路は高速マクロ配置領域24A,24Bに形成す
る。
【0035】低速マクロ4は、配線長をそれほど考慮す
る必要がないので、内部セル領域23に配置した低速マ
クロ配置領域21に従来例と同様に自由に配置すること
ができる。
【0036】また、高速マクロ配置領域24Aに配置さ
れている高速マクロ用基本セル8と下辺の外部セル領域
3に配置されている入出力バッファとの相対的な配置関
係は、高速マクロ配置領域24Bに配置されている高速
マクロ用基本セル8’と左辺の外部セル領域3に配置さ
れている入出力バッファとの相対的な配置関係と全く同
一である。
【0037】従って、高速マクロ51Bを左辺の高速マ
クロ配置領域24Bに配置しても、高速マクロ51Aを
下辺の高速マクロ配置領域24Aに配置した場合と同様
に、高速マクロ51A,51Bと入出力バッファ間の配
線11a〜11fは、高速マクロ51A,Bの端子位置
によらず全て最短の長さで配線することができる。
【0038】ここで、高速マクロ51A,51Bと入出
力バッファ間とを接続する11a〜11fによる入力ス
キューを計算する。配線11a〜11fの配線長は全て
0.1mmとする。配線11a〜11fの配線長の相対
的なばらつきは通常±5%程度であるから、配線長のば
らつきは±0.005mmとなり図7により入力スキュ
ーに換算すると約2pSとなり、実用上問題にならない
程度に低減することができる。
【0039】次に、本発明の第2の実施の形態について
図面を参照して説明する。
【0040】図2は、本発明のマスタースライス方式の
半導体集積回路のレイアウト方法を表すフローチャート
である。図2に示す本発明のマスタースライス方式の半
導体集積回路のレイアウト方法は、図5に示す従来のマ
スタースライス方式の半導体集積回路のレイアウト方法
に加えて、ステップS21の主軸/副軸定義変更1とス
テップS22の主軸/副軸定義変更1の領域内配線とス
テップS23の主軸/副軸定義変更2と、ステップS2
4の主軸/副軸定義変更2の領域内配線とを追加してい
る。
【0041】自動配置配線ライブラリー200は主軸及
び副軸の定義ファイルや図1に示すチップ102を構成
する回路ブロック間の接続情報ファイルなどから構成さ
れる。
【0042】最初に、ステップS1で入力スキューに制
限がある高速マクロやアナログマクロを強制配置し、ス
テップS2で入力スキューに制限が無い低速マクロなど
のブロックを図1の低速マクロ配置領域21に、自動配
置配線ライブラリ200に格納されている回路ブロック
間の接続情報を参照して自動配置する。
【0043】次に、ステップS21で主軸及び副軸の定
義を変更する主軸/副軸定義変更1を行う。すなわち、
ステップS2までは表1の通常時の設定がなされている
が、図1の高速マクロ配置領域24Bに強制配置された
高速マクロ51B,52などに対し、高速マクロどうし
及び入出力バッファ間の配線を行うため、主軸及び副軸
を反転時の設定に変更する。
【0044】次に、ステップS22において、ステップ
S21の主軸/副軸定義変更1で主軸及び副軸の定義を
反転した図1の高速マクロ配置領域24B内の高速マク
ロ51B,52などと入出力バッファ間どうしの配線を
行う。このとき、高速マクロ51B,52などと低速マ
クロ4,4’を後のステップS24で配線するために、
高速マクロ51B,52から低速マクロ4,4’に接続
するための配線用端子を高速マクロ配置領域24Bと低
速マクロ配置領域21の境界に設けておき、高速マクロ
配置領域21Bに存在する全ての高速マクロの配線を自
動的に配線処理する。
【0045】高速マクロ配置領域24Bでは、高速マク
ロ用基本セル8’が高速マクロ用基本セル8に対して時
計回りに90度回転しており、かつ主軸及び副軸の定義
も時計回りに90度回転していることから、高速マクロ
51B,52及び入出力バッファ間を配線する際の自動
配線プログラムの諸環境は、高速マクロ配置領域24A
内の高速マクロ51A及び入出力バッファ間を配線する
際の自動配線プログラムの諸環境と全く同一となり、高
速マクロ51B,52及び入出力バッファどうしを自動
で配線することが可能である。
【0046】次に、ステップS23で主軸及び副軸の定
義を再度変更して通常時の設定に戻す主軸/副軸定義変
更2を行い、引き続きステップS24の副軸定義変更2
の領域内配線で主軸及び副軸を通常設定してある図1に
おける低速マクロ配置領域21と高速マクロ配置領域2
4Aの配線を行う。このとき、高速マクロ配置領域24
Bと低速マクロ配置領域21の境界に配置してある配線
端子に対しても自動配置配線ライブラリ200に格納し
てある接続情報をもとに配線処理を行うので、図1のチ
ップ102に存在する全ての回路ブロック間の配線処理
を自動的に行うことができる。
【0047】この後、従来の設計フローと同様にステッ
プS4で実配線によるタイミング検証を行い、ステップ
S5で要求される入力スキューに対して要求値を満足し
ているか否かの判定を行い、入力スキューが要求値を満
足していればステップS6で本設計フローは終了し、入
力スキューが要求値を満たさなければステップS1で再
度強制配置をやり直すことになるが、高速マクロ配置領
域24A及び高速マクロ配置領域24Bに配置された高
速マクロ51A,51B,52及び入出力バッファ間を
接続する配線は、高速マクロ51A,51B,52の端
子位置によらず最短長で配線されるので、実際上高速マ
クロ51A,51B,52と入出力バッファ間の配線に
よる入力スキューが問題になることはない。
【0048】従って、図5に示す従来の設計フローにお
いて問題であった入力スキューの要求値を満足するまで
ステップS1の強制配置とステップS5の判定を繰り返
すことが無く、設計期間を大幅に短縮することができ
る。
【0049】以上本発明を実施の形態に基づき具体的に
説明したが、本願発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、図1のチップ1
02の左辺に高速マクロ配置領域24Aを時計回りに9
0度回転した高速マクロ配置領域24Bを設けたが、チ
ップ102の右辺に高速マクロ配置領域24Aを反時計
回りに90度回転した高速マクロ配置領域を設けても同
様な効果が得られる。
【0050】また、高速マクロ用基本セル8,8’には
高速バイポーラトランジスタに加え抵抗、コンデンサを
配置し、高速乗算器などの高速マクロの他に高速A/D
コンバータや高速D/Aコンバータなどのアナログマク
ロを搭載可能にしてもよい。
【0051】これらのアナログマクロと入出力バッファ
を最短の配線長で配線することにより、配線間のクロス
トークや配線容量による歪みの発生などアナログマクロ
特有の信号劣化を防止することができる。
【0052】さらに、高速マクロ配置領域51A,51
Bに高速バイポーラトランジスタを配置する代わりに、
チャネル幅を大きくするなどにより相互コンダクタンス
を大きくしたMOSトランジスタを配置し、高速動作を
必要とされる高速マクロを搭載可能にしても同様な効果
が得られる。
【0053】
【発明の効果】以上説明したように、本発明によるマス
タースライス方式の半導体集積回路及びそのレイアウト
方法は、高速マクロや高精度のアナログマクロを、チッ
プの複数の辺に配置されている各高速マクロ配置領域に
それぞれ配置しても、高速マクロや高精度のアナログマ
クロの各端子と対応する各入出力バッファとを接続する
配線の配線長が端子の位置によらず最短の長さでかつ一
定長であることから、入出力バッファとの配線に起因す
る高速マクロや高精度のアナログマクロの入力スキュー
を大幅に低減することができるのみならず、配線容量が
小さいので高速動作が可能である。さらに、アナログマ
クロに適用した場合、クロストークや波形歪みなどアナ
ログ特性が劣化することがない。
【0054】また、入力スキューの要求値を満たすため
に、手作業によるレイアウト修正や実配線によるタイミ
ング検証を繰り返す必要が無く、設計期間を大幅に短縮
することができる。
【0055】さらに、チップの各辺専用の高速マクロの
レイアウトデータや設計用ライブラリーを作成する方法
に比べて、本発明を用いればこれらのデータ作成工数を
削減できる。
【図面の簡単な説明】
【図1】本実施の形態のマスタースライス方式の半導体
集積回路を示す概略的平面図である。
【図2】本実施の形態のマスタースライス方式の半導体
集積回路のレイアウト方法の処理手順を示すフローチャ
ートである。
【図3】第1の従来例のマスタースライス方式の半導体
集積回路を示す概略的平面図である。
【図4】第2の従来例のマスタースライス方式の半導体
集積回路を示す概略的平面図である。
【図5】第1及び第2の従来例のマスタースライス方式
の半導体集積回路のレイアウト方法の処理手順を示すフ
ローチャートである。
【図6】電流切換型論理回路を表す回路図である。
【図7】電流切換型論理回路の配線長差すなわち配線容
量差と遅延差の関係を表す図である。
【図8】第1及び第2の従来例で入力スキューを調整す
るために配線をう回させる方法を示す模式的平面図であ
る。
【符号の説明】
1 基本セル 2,20,23 内部セル領域 3 外部セル領域 4,4’ 低速マクロ 5,5’,50,51A,51B,52 高速マクロ 6,6a,6b,6c,7,7a,7b,7c,7
a’,7b’,7c’11a〜11f 高速マクロと
入出力バッファとを接続する配線 8,8’ 高速マクロ用基本セル 9 スルーホール 10 第2アルミ配線 21 低速マクロ配置領域 22A,22B,24A,24B 高速マクロ配置領
域 100,101,102 チップ 200 自動配置配線ライブラリ

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に論理回路の基本要素であ
    る基本セルをアレイ状に配置して形成した第1の内部セ
    ル領域と、 前記第1の内部セル領域の周囲の各辺に配置した入出力
    バッファを形成するための外部セル領域と、 前記第1の内部セル領域と前記外部セル領域の間に、前
    記基本セルを前記第1の内部セル領域を構成する前記基
    本セルに対して時計回りまたは反時計回りに90度回転
    しアレイ状に配置して形成した第2の内部セル領域とを
    有することを特徴とするマスタースライス方式の半導体
    集積回路。
  2. 【請求項2】 前記第1及び前記第2の内部セル領域を
    形成する基本セルが共にMOSトランジスタから形成さ
    れ、前記第2の内部セル領域を形成するMOSトランジ
    スタのチャネル幅が前記第1の内部セル領域を形成する
    MOSトランジスタのチャネル幅よりも大きいことを特
    徴とする請求項1記載のマスタースライス方式の半導体
    集積回路。
  3. 【請求項3】 前記第1の内部セル領域を形成する基本
    セルがMOSトランジスタから形成され、前記第2の内
    部セル領域を形成する基本セルがバイポーラトランジス
    タを含む半導体素子から構成されることを特徴とする請
    求項1記載のマスタースライス方式の半導体集積回路。
  4. 【請求項4】 前記第2の内部セル領域にアナログ回路
    を形成することを特徴とする請求項3記載のマスタース
    ライス方式の半導体集積回路。
  5. 【請求項5】 半導体基板上に論理回路の基本要素であ
    る基本セルをアレイ状に配置して形成した第1の内部セ
    ル領域と、前記第1の内部セル領域の周囲の各辺に配置
    した入出力バッファを形成するための外部セル領域と、
    前記第1の内部セル領域と前記外部セル領域の間に、前
    記基本セルを前記第1の内部セル領域を構成する基本セ
    ルに対して時計回りまたは反時計回りに90度回転しア
    レイ状に配置して形成した第2の内部セル領域とを有す
    るマスタースライス方式の半導体集積回路を複数の配線
    層を用いてレイアウト処理するマスタースライス方式の
    半導体集積回路のレイアウト方法において、 前記第1の内部セル領域における複数の配線層の水平方
    向及び垂直方向に対する配線の優先順位を、奇数番目の
    配線は水平方向及び垂直方向をそれぞれ第1及び第2の
    優先順位とし、偶数番目の配線は垂直方向及び水平方向
    をそれぞれ第1及び第2の優先順位とし、 前記第2の内部セル領域における複数の配線層の水平方
    向及び垂直方向に対する配線の優先順位を、奇数番目の
    配線は垂直方向及び水平方向をそれぞれ第1及び第2の
    優先順位とし、偶数番目の配線は水平方向及び垂直方向
    をそれぞれ第1及び第2の優先順位とすることを特徴と
    するマスタースライス方式の半導体集積回路のレイアウ
    ト方法。
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