JPH10178164A - マスタースライス方式の半導体集積回路及びそのレイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】高速マクロをチップの異なる辺に配置されてい
る高速マクロ配置領域に配置すると、入出力バッファと
高速マクロの各端子間の配線長が異なり、入力スキュー
が大きくなるのを防止する。 【解決手段】低速マクロ配置領域２１と、高速マクロ用
基本セル８，８’を水平方向及び垂直方向に繰り返し配
置した高速マクロ配置領域２４Ａ，２４Ｂと、入出力バ
ッファを配置する外部セル領域３とを含むチップ１０２
において、高速マクロ用基本セル８’は高速マクロ用基
本セル８を時計回りに９０度回転して配置していること
から、高速マクロ５１Ａ，５１Ｂとそれぞれ対応する入
出力バッファの相対的な配置関係は同一となり、かつ高
速マクロ５１Ａ，５１Ｂの端子位置によらず入出力バッ
ファ間との配線長は一定となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスタースライス
方式の半導体集積回路装置及びそのレイアウト方法に関
し、特に基本セルを第１の内部セル領域を構成する基本
セルに対し、時計回り又は反時計回りに９０度回転して
配置した第２の内部領域を有するマスタースライス方式
の半導体集積回路及びその自動配置配線方法に関する。

【０００２】

【従来の技術】最近、半導体集積回路の微細化及び高速
化に伴い、チップ上に搭載したＮＡＮＤ，ＮＯＲ，フリ
ップフロップなどの基本ゲートや乗算器などのメガブロ
ック及びＲＡＭ，ＲＯＭなどのメモリブロック間を配線
する配線の配線遅延や配線間のクロストークの影響が大
きくなっており、１００ＭＨｚ以上の高い周波数で動作
する乗算器や加算器などの高速マクロやＡ／Ｄコンバー
タ、Ｄ／Ａコンバータなどのアナログマクロへの影響が
特に問題となっている。

【０００３】配線遅延は、配線長にほぼ比例するので配
線遅延を小さくするには配線長を短くすることが有効で
ある。このため、チップ上の配線長を短くするために高
速マクロやアナログマクロを、入出力バッファを配置す
る外部セル領域近傍に配置する手法が一般に用いられて
いる。

【０００４】図３により、従来のマスタースライス方式
の半導体集積回路を説明する。チップ１００は、基本セ
ル１を水平方向及び垂直方向に繰り返し配置した内部セ
ル領域２と、その周辺に入出力バッファを配置した外部
セル領域３とを有している。

【０００５】数十ＭＨｚ以下の周波数で動作する低速マ
クロ４は、配線長をそれほど考慮する必要がないので内
部セル領域２の中で自由に配置され、高速マクロ５は外
部セル領域３に配置された入出力バッファ間との配線
６，６ａ，６ｂ，６ｃの配線長を短くするため、内部セ
ル領域２の中で外部セル領域３近傍に強制配置されてい
る。

【０００６】また、内部セル領域２に配置される低速マ
クロ４と高速マクロ５は、基本セル１の配列方向と同一
方向で配置される。すなわち、基本セル１は、チップ１
００に下地として形成したＭＯＳトランジスタを複数配
置して構成され、高速マクロ５はこの基本セルを構成す
るＭＯＳトランジスタを用いて金属配線工程で形成され
るので、高速マクロ５のトランジスタ配置は基本セル１
のトランジスタ配置と同一である。従って、高速マクロ
５は、基本セル１から構成される内部セル領域２を自由
に平行移動して配置できるものの、９０度回転して配置
することは、基本セル１を構成するＭＯＳトランジスタ
のソース、ゲート、ドレインの各コンタクト部の配置パ
ターンと高速マクロ５の配線パターンが回転前と回転後
で異なるので不可能である。

【０００７】また、回路の高速化を図るため、内部セル
領域に、より高速動作が可能な高速マクロ用基本セルを
配置する方法がある。この第２の従来例を図４を参照し
て説明する。

【０００８】チップ１０１は、７ｍｍ□のサイズの内部
セル領域２０の中に基本セル１を水平方向及び垂直方向
に繰り返し配置した低速マクロ配置領域２１と、高速マ
クロ用基本セル８を水平方向及び垂直方向に繰り返して
下辺及び左辺に配置した高速マクロ配置領域２２Ａ，２
２Ｂと、その周辺に入出力バッファを配置した外部セル
領域３を有しており、チップサイズは９ｍｍ□である。

【０００９】低速マクロ４は、第１の従来例と同様に配
線長をそれほど考慮する必要がないので内部セル領域２
０の中で自由に配置され、長手方向が１ｍｍの高速マク
ロ５０は外部セル領域３に配置された入出力バッファ間
との配線７，７ａ，７ｂ，７ｃの配線長を短くするた
め、高速マクロ配置領域２２Ａ及び２２Ｂの中で外部セ
ル領域３近傍に強制配置されている。

【００１０】高速マクロ５０は、高速マクロ用基本セル
８の配列方向に沿って配置される。すなわち、高速マク
ロ５０のトランジスタ配置は高速マクロ用基本セル８の
トランジスタ配置と同一である。従って、本従来例にお
いては高速マクロ用基本セル８を専用にチップ上に設け
るので第１の従来例に比して高速化が計られているもの
の、高速マクロ配置領域２２Ａと２２ＢでＭＯＳトラン
ジスタの配置パターンが同一であるため、高速マクロ５
０を９０度回転して高速マクロ配置領域２２Ｂに配置す
ることは、第１の従来例と同様に不可能である。

【００１１】次に、従来のマスタースライス方式の半導
体集積回路のレイアウト方法について図４に示すフロー
チャートを参照して説明する。

【００１２】はじめに、表１に示す主軸及び副軸の定義
について説明する。

【００１３】

【表１】

【００１４】自動レイアウトツールを用いて自動配線を
実行する際に、第１アルミ配線及び第２アルミ配線を水
平方向と垂直方向のうちどちらを優先して配線するかが
問題となるが、優先する方向を主軸とし、主軸に対して
垂直方向を副軸として定義する。

【００１５】通常時においては、表１に示すように第１
アルミ配線は水平方向を主軸として用い、第２アルミ配
線は垂直方向を主軸として用いる。従って、主として第
１アルミ配線は水平方向の配線を、第２アルミ配線は垂
直方向の配線を行い、残りの配線は、垂直方向の第１ア
ルミ配線と水平方向の第２アルミ配線で行うことにな
る。また、反転時においては通常時における主軸と副軸
の関係を逆にして定義する。

【００１６】図５において、自動配置配線ライブラリー
２００は上述した主軸及び副軸の定義ファイルや図３，
４に示すチップ１００，１０１を構成する回路ブロック
間の接続情報ファイルなどから構成される。

【００１７】最初に、ステップＳ１で入力スキューに制
限がある高速マクロやアナログマクロを強制配置し、ス
テップＳ２で入力スキューに制限が無い低速マクロなど
のブロックを図３の内部セル領域２や図４の低速マクロ
配置領域２１に、自動配置配線ライブラリ２００に格納
されている回路ブロック間の接続情報を参照して自動配
置する。

【００１８】次に、ステップＳ３で各回路ブロック間の
自動配線を行った後、ステップＳ４で実配線によるタイ
ミング検証を行い、さらに、要求される入力スキューが
満足しているか否かの判定をステップＳ５で行う。

【００１９】ステップＳ５での判定結果に問題がなけれ
ばステップＳ６で手作業（強制配置工程など）を一部含
む自動配置配線工程は終了となるが、ステップＳ５での
判定結果スキューが要求値を満足しない場合、ステップ
Ｓ１に戻って強制配置を再度行ったり、ステップＳ７で
手作業によるマニュアル配線を行い、スキューが要求値
を満足するまで図５の設計フローを繰り返し実行する。

【００２０】

【発明が解決しようとする課題】上述した従来のマスタ
ースライス方式の半導体集積回路は、図３及び図４に示
す同一形状の高速マクロ５，５０をチップの下辺又は左
辺に配置する場合、高速マクロと入出力バッファ間とを
配線する配線長が、下辺と左辺でそれぞれ異なるという
問題がある。

【００２１】これを図４を参照して具体的に説明する
と、高速マクロ５０を下辺に配置した場合、下辺の外部
セル領域３に配置された入出力バッファと高速マクロ５
０間の配線７は、高速マクロ５０の入出力端子に無関係
に一定の長さである。

【００２２】一方、高速マクロ５０を左辺の高速マクロ
配置領域２２Ｂに配置した場合、高速マクロの端子から
上方向に出た配線７ａ，７ｂ，７ｃは、それぞれ１回左
に曲がって左辺の外部セル領域３に配置された入出力バ
ッファの対応する入出力端子に接続されるので、配線７
ａ，７ｂ，７ｃの長さはそれぞれ異なる。

【００２３】ここで、高速マクロ５０の長手方向を１ｍ
ｍとすると、高速マクロ５０の右端の端子と入出力バッ
ファ間の配線７ａの最大長は約１ｍｍ＋Ｃ（Ｃは常数）
であり、高速マクロ５０の左端の端子と入出力バッファ
間の配線７ｃの最小長は約０．１ｍｍ＋Ｃ（Ｃは常数）
である。従って、高速マクロ５０と入出力バッファとの
各配線の配線長の差は、最大で約１ｍｍ＋Ｃ−（０．１
ｍｍ＋Ｃ）＝０．９ｍｍとなる。

【００２４】いま、図４で高速マクロ用基本セル８は図
６に示す高速バイポーラトランジスタを用いた電流切替
型論理回路で構成され、この電流切替型論理回路のバイ
アス電流を０．２５ｍＡ、コレクタ負荷抵抗を１ＫΩと
すると、論理振幅は２５０ｍＶとなる。また、この電流
切替型論理回路の配線長差すなわち配線容量差と遅延差
の関係は図７のようになり、上述した配線長差０．９ｍ
ｍの場合、２００ｐＳの遅延差に相当する。従って、高
速マクロ５０を左辺の高速マクロ配置領域２２Ｂに配置
した場合、高速マクロ５０と入出力バッファの配線長の
違いにより最大２００ｐＳ程度のスキューが発生し、回
路の誤動作の原因となる。

【００２５】また、図４に示す高速マクロ５０と入出力
バッファ間の配線７ａ，７ｂ，７ｃの配線長によるスキ
ュー対策として、図８に示すようにアルミ配線をう回し
て全ての配線を約１ｍｍの長さになるように設計し、配
線容量を配線７ａ，７ｂ，７ｃに対しほぼ一致させる場
合がある。しかし、第１アルミ配線どうしが短絡するの
を防ぐためスルーホール９を介して第２アルミ配線に接
続し第１アルミ配線と第２アルミ配線を用いて配線容量
のマッチングを行わなければならず、配線容量の相対的
なばらつきが大きくなる。

【００２６】ここで、第１アルミ配線と第２アルミ配線
の相対的なばらつきを無視し、同一配線層どうしのばら
つきのみを考慮しても、同一配線層の配線長の相対ばら
つきは通常±５％程度であるから、配線長が１ｍｍの場
合１ｍｍ×（±５％）＝±０．０５ｍｍのばらつきを生
じ、図７から約２０ｐＳのスキューが発生することがわ
かる。従って、高速マクロのセットアップ時間やホール
ド時間に大きな制約を生じ、誤動作が起きたりシステム
全体の性能が低下する場合がある。

【００２７】さらに、図４に示す高速ブロック５０と入
出力バッファ間の配線７ａ，７ｂ，７ｃを図８に示す配
線７ａ’，７ｂ’，７ｃ’のように図５のステップＳ７
でマニュアル修正し、次にステップＳ４で実配線による
タイミング検証を行って、入力スキューが要求値を満足
するまで図８のフローを繰り返す場合、設計期間が大幅
に長くなるという問題がある。

【００２８】このため、本発明の目的は同一形状の高速
マクロをチップ周辺に配置した高速マクロ配置領域のど
こに配置しても、高速マクロの各端子と対応する入出力
バッファ間の配線長が高速マクロの端子位置によらず一
定となり、入力スキューを改善した半導体集積回路を提
供することにある。

【００２９】さらに、本発明の他の目的は、入力スキュ
ー調整のためのマニュアル配線工程を無くして設計期間
を大幅に短縮したマスタースライス方式の半導体集積回
路の自動配置配線方法を提供することにある。

【００３０】

【課題を解決するための手段】そのため、本発明のマス
タースライス方式の半導体集積回路は、半導体基板上に
論理回路の基本要素である基本セルをアレイ状に配置し
て形成した第１の内部セル領域と、前記第１の内部セル
領域の周囲の各辺に配置した入出力バッファを形成する
ための外部セル領域と、前記第１の内部セル領域と前記
外部セル領域の間に、前記基本セルを前記第１の内部セ
ル領域を構成する前記基本セルに対して時計回りまたは
反時計回りに９０度回転しアレイ状に配置して形成した
第２の内部セル領域とを有することを特徴としている。

【００３１】さらに、本発明のマスタースライス方式の
半導体集積回路の設計方法は、半導体基板上に論理回路
の基本要素である基本セルをアレイ状に配置して形成し
た第１の内部セル領域と、前記第１の内部セル領域の周
囲の各辺に配置した入出力バッファを形成するための外
部セル領域と、前記第１の内部セル領域と前記外部セル
領域の間に、前記基本セルを前記第１の内部セル領域を
構成する基本セルに対して時計回りまたは反時計回りに
９０度回転しアレイ状に配置して形成した第２の内部セ
ル領域とを有するマスタースライス方式の半導体集積回
路を複数の配線層を用いてレイアウト処理するマスター
スライス方式の半導体集積回路のレイアウト方法におい
て、前記第１の内部セル領域における複数の配線層の水
平方向及び垂直方向に対する配線の優先順位を、奇数番
目の配線は水平方向及び垂直方向をそれぞれ第１及び第
２の優先順位とし、偶数番目の配線は垂直方向及び水平
方向をそれぞれ第１及び第２の優先順位とし、前記第２
の内部セル領域における複数の配線層の水平方向及び垂
直方向に対する配線の優先順位を、奇数番目の配線は垂
直方向及び水平方向をそれぞれ第１及び第２の優先順位
とし、偶数番目の配線は水平方向及び垂直方向をそれぞ
れ第１及び第２の優先順位とすることを特徴としてい
る。

【００３２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００３３】図１は、本発明の実施の形態によるマスタ
ースライス方式の半導体集積回路を示す概略的平面図で
あり、チップ１０２は、７ｍｍ□のチップサイズの内部
セル領域２３の中に基本セル１を水平方向及び垂直方向
に繰り返し配置した低速マクロ配置領域２１と、高速マ
クロ用基本セル８を水平方向及び垂直方向に繰り返して
下辺に配置した高速マクロ配置領域２４Ａと、高速マク
ロ用基本セル８を９０度時計回りに回転した高速マクロ
用基本セル８’を水平方向及び垂直方向に繰り返して左
辺に配置した高速マクロ配置領域２４Ｂと、内部セル領
域２３の周辺に入出力バッファを配置した外部セル領域
３を有しており、一例としてチップサイズは９ｍｍ□と
している。

【００３４】本実施の形態では、Ｂｉ−ＣＭＯＳプロセ
スを用い、低速マクロ配置領域２１にはＰチャネルトラ
ンジスタとＮチャネルトランジスタを配置してあり、高
速マクロ配置領域２４Ａ，２４Ｂには、高速バイポーラ
トランジスタを配置している。すなわち、低速で動作す
る回路は低速マクロ配置領域２１に形成し、高速で動作
する回路は高速マクロ配置領域２４Ａ，２４Ｂに形成す
る。

【００３５】低速マクロ４は、配線長をそれほど考慮す
る必要がないので、内部セル領域２３に配置した低速マ
クロ配置領域２１に従来例と同様に自由に配置すること
ができる。

【００３６】また、高速マクロ配置領域２４Ａに配置さ
れている高速マクロ用基本セル８と下辺の外部セル領域
３に配置されている入出力バッファとの相対的な配置関
係は、高速マクロ配置領域２４Ｂに配置されている高速
マクロ用基本セル８’と左辺の外部セル領域３に配置さ
れている入出力バッファとの相対的な配置関係と全く同
一である。

【００３７】従って、高速マクロ５１Ｂを左辺の高速マ
クロ配置領域２４Ｂに配置しても、高速マクロ５１Ａを
下辺の高速マクロ配置領域２４Ａに配置した場合と同様
に、高速マクロ５１Ａ，５１Ｂと入出力バッファ間の配
線１１ａ〜１１ｆは、高速マクロ５１Ａ，Ｂの端子位置
によらず全て最短の長さで配線することができる。

【００３８】ここで、高速マクロ５１Ａ，５１Ｂと入出
力バッファ間とを接続する１１ａ〜１１ｆによる入力ス
キューを計算する。配線１１ａ〜１１ｆの配線長は全て
０．１ｍｍとする。配線１１ａ〜１１ｆの配線長の相対
的なばらつきは通常±５％程度であるから、配線長のば
らつきは±０．００５ｍｍとなり図７により入力スキュ
ーに換算すると約２ｐＳとなり、実用上問題にならない
程度に低減することができる。

【００３９】次に、本発明の第２の実施の形態について
図面を参照して説明する。

【００４０】図２は、本発明のマスタースライス方式の
半導体集積回路のレイアウト方法を表すフローチャート
である。図２に示す本発明のマスタースライス方式の半
導体集積回路のレイアウト方法は、図５に示す従来のマ
スタースライス方式の半導体集積回路のレイアウト方法
に加えて、ステップＳ２１の主軸／副軸定義変更１とス
テップＳ２２の主軸／副軸定義変更１の領域内配線とス
テップＳ２３の主軸／副軸定義変更２と、ステップＳ２
４の主軸／副軸定義変更２の領域内配線とを追加してい
る。

【００４１】自動配置配線ライブラリー２００は主軸及
び副軸の定義ファイルや図１に示すチップ１０２を構成
する回路ブロック間の接続情報ファイルなどから構成さ
れる。

【００４２】最初に、ステップＳ１で入力スキューに制
限がある高速マクロやアナログマクロを強制配置し、ス
テップＳ２で入力スキューに制限が無い低速マクロなど
のブロックを図１の低速マクロ配置領域２１に、自動配
置配線ライブラリ２００に格納されている回路ブロック
間の接続情報を参照して自動配置する。

【００４３】次に、ステップＳ２１で主軸及び副軸の定
義を変更する主軸／副軸定義変更１を行う。すなわち、
ステップＳ２までは表１の通常時の設定がなされている
が、図１の高速マクロ配置領域２４Ｂに強制配置された
高速マクロ５１Ｂ，５２などに対し、高速マクロどうし
及び入出力バッファ間の配線を行うため、主軸及び副軸
を反転時の設定に変更する。

【００４４】次に、ステップＳ２２において、ステップ
Ｓ２１の主軸／副軸定義変更１で主軸及び副軸の定義を
反転した図１の高速マクロ配置領域２４Ｂ内の高速マク
ロ５１Ｂ，５２などと入出力バッファ間どうしの配線を
行う。このとき、高速マクロ５１Ｂ，５２などと低速マ
クロ４，４’を後のステップＳ２４で配線するために、
高速マクロ５１Ｂ，５２から低速マクロ４，４’に接続
するための配線用端子を高速マクロ配置領域２４Ｂと低
速マクロ配置領域２１の境界に設けておき、高速マクロ
配置領域２１Ｂに存在する全ての高速マクロの配線を自
動的に配線処理する。

【００４５】高速マクロ配置領域２４Ｂでは、高速マク
ロ用基本セル８’が高速マクロ用基本セル８に対して時
計回りに９０度回転しており、かつ主軸及び副軸の定義
も時計回りに９０度回転していることから、高速マクロ
５１Ｂ，５２及び入出力バッファ間を配線する際の自動
配線プログラムの諸環境は、高速マクロ配置領域２４Ａ
内の高速マクロ５１Ａ及び入出力バッファ間を配線する
際の自動配線プログラムの諸環境と全く同一となり、高
速マクロ５１Ｂ，５２及び入出力バッファどうしを自動
で配線することが可能である。

【００４６】次に、ステップＳ２３で主軸及び副軸の定
義を再度変更して通常時の設定に戻す主軸／副軸定義変
更２を行い、引き続きステップＳ２４の副軸定義変更２
の領域内配線で主軸及び副軸を通常設定してある図１に
おける低速マクロ配置領域２１と高速マクロ配置領域２
４Ａの配線を行う。このとき、高速マクロ配置領域２４
Ｂと低速マクロ配置領域２１の境界に配置してある配線
端子に対しても自動配置配線ライブラリ２００に格納し
てある接続情報をもとに配線処理を行うので、図１のチ
ップ１０２に存在する全ての回路ブロック間の配線処理
を自動的に行うことができる。

【００４７】この後、従来の設計フローと同様にステッ
プＳ４で実配線によるタイミング検証を行い、ステップ
Ｓ５で要求される入力スキューに対して要求値を満足し
ているか否かの判定を行い、入力スキューが要求値を満
足していればステップＳ６で本設計フローは終了し、入
力スキューが要求値を満たさなければステップＳ１で再
度強制配置をやり直すことになるが、高速マクロ配置領
域２４Ａ及び高速マクロ配置領域２４Ｂに配置された高
速マクロ５１Ａ，５１Ｂ，５２及び入出力バッファ間を
接続する配線は、高速マクロ５１Ａ，５１Ｂ，５２の端
子位置によらず最短長で配線されるので、実際上高速マ
クロ５１Ａ，５１Ｂ，５２と入出力バッファ間の配線に
よる入力スキューが問題になることはない。

【００４８】従って、図５に示す従来の設計フローにお
いて問題であった入力スキューの要求値を満足するまで
ステップＳ１の強制配置とステップＳ５の判定を繰り返
すことが無く、設計期間を大幅に短縮することができ
る。

【００４９】以上本発明を実施の形態に基づき具体的に
説明したが、本願発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、図１のチップ１
０２の左辺に高速マクロ配置領域２４Ａを時計回りに９
０度回転した高速マクロ配置領域２４Ｂを設けたが、チ
ップ１０２の右辺に高速マクロ配置領域２４Ａを反時計
回りに９０度回転した高速マクロ配置領域を設けても同
様な効果が得られる。

【００５０】また、高速マクロ用基本セル８，８’には
高速バイポーラトランジスタに加え抵抗、コンデンサを
配置し、高速乗算器などの高速マクロの他に高速Ａ／Ｄ
コンバータや高速Ｄ／Ａコンバータなどのアナログマク
ロを搭載可能にしてもよい。

【００５１】これらのアナログマクロと入出力バッファ
を最短の配線長で配線することにより、配線間のクロス
トークや配線容量による歪みの発生などアナログマクロ
特有の信号劣化を防止することができる。

【００５２】さらに、高速マクロ配置領域５１Ａ，５１
Ｂに高速バイポーラトランジスタを配置する代わりに、
チャネル幅を大きくするなどにより相互コンダクタンス
を大きくしたＭＯＳトランジスタを配置し、高速動作を
必要とされる高速マクロを搭載可能にしても同様な効果
が得られる。

【００５３】

【発明の効果】以上説明したように、本発明によるマス
タースライス方式の半導体集積回路及びそのレイアウト
方法は、高速マクロや高精度のアナログマクロを、チッ
プの複数の辺に配置されている各高速マクロ配置領域に
それぞれ配置しても、高速マクロや高精度のアナログマ
クロの各端子と対応する各入出力バッファとを接続する
配線の配線長が端子の位置によらず最短の長さでかつ一
定長であることから、入出力バッファとの配線に起因す
る高速マクロや高精度のアナログマクロの入力スキュー
を大幅に低減することができるのみならず、配線容量が
小さいので高速動作が可能である。さらに、アナログマ
クロに適用した場合、クロストークや波形歪みなどアナ
ログ特性が劣化することがない。

【００５４】また、入力スキューの要求値を満たすため
に、手作業によるレイアウト修正や実配線によるタイミ
ング検証を繰り返す必要が無く、設計期間を大幅に短縮
することができる。

【００５５】さらに、チップの各辺専用の高速マクロの
レイアウトデータや設計用ライブラリーを作成する方法
に比べて、本発明を用いればこれらのデータ作成工数を
削減できる。

【図面の簡単な説明】

【図１】本実施の形態のマスタースライス方式の半導体
集積回路を示す概略的平面図である。

【図２】本実施の形態のマスタースライス方式の半導体
集積回路のレイアウト方法の処理手順を示すフローチャ
ートである。

【図３】第１の従来例のマスタースライス方式の半導体
集積回路を示す概略的平面図である。

【図４】第２の従来例のマスタースライス方式の半導体
集積回路を示す概略的平面図である。

【図５】第１及び第２の従来例のマスタースライス方式
の半導体集積回路のレイアウト方法の処理手順を示すフ
ローチャートである。

【図６】電流切換型論理回路を表す回路図である。

【図７】電流切換型論理回路の配線長差すなわち配線容
量差と遅延差の関係を表す図である。

【図８】第１及び第２の従来例で入力スキューを調整す
るために配線をう回させる方法を示す模式的平面図であ
る。

【符号の説明】

１ 基本セル ２，２０，２３ 内部セル領域 ３ 外部セル領域 ４，４’ 低速マクロ ５，５’，５０，５１Ａ，５１Ｂ，５２ 高速マクロ ６，６ａ，６ｂ，６ｃ，７，７ａ，７ｂ，７ｃ，７
ａ’，７ｂ’，７ｃ’１１ａ〜１１ｆ 高速マクロと
入出力バッファとを接続する配線 ８，８’ 高速マクロ用基本セル ９ スルーホール １０ 第２アルミ配線 ２１ 低速マクロ配置領域 ２２Ａ，２２Ｂ，２４Ａ，２４Ｂ 高速マクロ配置領
域 １００，１０１，１０２ チップ ２００ 自動配置配線ライブラリ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に論理回路の基本要素であ
   る基本セルをアレイ状に配置して形成した第１の内部セ
   ル領域と、 前記第１の内部セル領域の周囲の各辺に配置した入出力
   バッファを形成するための外部セル領域と、 前記第１の内部セル領域と前記外部セル領域の間に、前
   記基本セルを前記第１の内部セル領域を構成する前記基
   本セルに対して時計回りまたは反時計回りに９０度回転
   しアレイ状に配置して形成した第２の内部セル領域とを
   有することを特徴とするマスタースライス方式の半導体
   集積回路。
2. 【請求項２】 前記第１及び前記第２の内部セル領域を
   形成する基本セルが共にＭＯＳトランジスタから形成さ
   れ、前記第２の内部セル領域を形成するＭＯＳトランジ
   スタのチャネル幅が前記第１の内部セル領域を形成する
   ＭＯＳトランジスタのチャネル幅よりも大きいことを特
   徴とする請求項１記載のマスタースライス方式の半導体
   集積回路。
3. 【請求項３】 前記第１の内部セル領域を形成する基本
   セルがＭＯＳトランジスタから形成され、前記第２の内
   部セル領域を形成する基本セルがバイポーラトランジス
   タを含む半導体素子から構成されることを特徴とする請
   求項１記載のマスタースライス方式の半導体集積回路。
4. 【請求項４】 前記第２の内部セル領域にアナログ回路
   を形成することを特徴とする請求項３記載のマスタース
   ライス方式の半導体集積回路。
5. 【請求項５】 半導体基板上に論理回路の基本要素であ
   る基本セルをアレイ状に配置して形成した第１の内部セ
   ル領域と、前記第１の内部セル領域の周囲の各辺に配置
   した入出力バッファを形成するための外部セル領域と、
   前記第１の内部セル領域と前記外部セル領域の間に、前
   記基本セルを前記第１の内部セル領域を構成する基本セ
   ルに対して時計回りまたは反時計回りに９０度回転しア
   レイ状に配置して形成した第２の内部セル領域とを有す
   るマスタースライス方式の半導体集積回路を複数の配線
   層を用いてレイアウト処理するマスタースライス方式の
   半導体集積回路のレイアウト方法において、 前記第１の内部セル領域における複数の配線層の水平方
   向及び垂直方向に対する配線の優先順位を、奇数番目の
   配線は水平方向及び垂直方向をそれぞれ第１及び第２の
   優先順位とし、偶数番目の配線は垂直方向及び水平方向
   をそれぞれ第１及び第２の優先順位とし、 前記第２の内部セル領域における複数の配線層の水平方
   向及び垂直方向に対する配線の優先順位を、奇数番目の
   配線は垂直方向及び水平方向をそれぞれ第１及び第２の
   優先順位とし、偶数番目の配線は水平方向及び垂直方向
   をそれぞれ第１及び第２の優先順位とすることを特徴と
   するマスタースライス方式の半導体集積回路のレイアウ
   ト方法。