TWI514769B - 混合模式輸入緩衝器、操作輸入緩衝器之方法以及積體電路 - Google Patents

混合模式輸入緩衝器、操作輸入緩衝器之方法以及積體電路 Download PDF

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Description

混合模式輸入緩衝器、操作輸入緩衝器之方法以及積體電路
本發明係相關於輸入緩衝器,尤指一種具有混合參考電壓的輸入緩衝器。
一般來說,積體電路中的輸入緩衝器從一外部訊號源接收一輸入訊號,並基於該輸入訊號來產生一輸出訊號,且該輸出訊號係用於該積體電路之中。概有的單端輸入電路具有一第一輸入訊號以及一參考電壓,當該第一輸入訊號超過該參考電壓時,緩衝器之輸出便會改變(由高電位轉成低電位或是由低電位轉成高電位)。由於該參考電壓是外部產生,是故可能被許多雜訊所干擾或是經歷過許多準位飄移,在這些情況之下,緩衝器的輸出訊號可能會轉換錯誤。
由於輸入緩衝器之轉換點與參考電壓訊號有著密切的相關性,因此,參考電壓訊號的變動可能會造成輸入緩衝器在錯誤的時間點作轉換─可能過早或是過晚,又或甚至在一個定時轉換窗(timed switch window)的時間範圍之外。時序問題可能會造成錯誤的資料在積體電路中傳遞,又或在積體電路中造成亞穩(metastable)狀態,而在亞穩狀態中,緩衝器的輸出訊號會產生振盪,而電連接至該輸入緩衝器的訊號亦會產生振盪。
為了解決上述的缺陷與其他的問題,本發明揭露了一種混合模式輸入緩衝器,該混合模式輸入緩衝器具有較低的敏感度,是故可由一參考電壓來提供更加精確的轉換方式。
依據本發明之一第一實施例,其揭露了一種混合模式輸入緩衝器,包含有一輸入電晶體、一第一參考電晶體以及一第二參考電晶體。該輸入電晶體具有至少一閘極端,其中該輸入電晶體之該閘極端連接至一外部所產生之一外部輸入訊號。該第一參考電晶體具有至少一閘極端,其中該第一參考電晶體之該閘極端連接至一外部所產生之一外部參考電壓訊號。該第二參考電晶體具有至少一閘極端,其中該第二參考電晶體之該閘極端連接至一外部所產生之一外部參考電壓訊號。
依據本發明之一第二實施例,其揭露了一種操作一輸入緩衝器之方法,包含有:由一第一外部訊號源接收一第一輸入訊號,該第一外部訊號源係位在一積體電路之外部,而該輸入緩衝器係位在該積體電路之內部;由一第二外部訊號源接收一第一參考電壓來傳送給該輸入緩衝器,該第一外部訊號源係位在該積體電路之外部;由一第一內部訊號源接收一第二參考電壓,該第一內部訊號源係位在該積體電路之內部;以及至少部分地基於該第一輸入訊號、該第一參考電壓以及該第二參考電壓來產生至少一輸出訊號。
依據本發明之一第三實施例,其揭露了一種積體電路,包含有一第一輸入墊、第二輸入墊、一輸入緩衝器以及一第三導體。該第一輸入墊耦接至一第一導體。該第二輸入墊耦接至一第二導體。該輸入緩衝器包含有至少三輸入端以及至少一輸出端,該至少三輸入端包含有一第一緩衝器輸入端、一第二緩衝器輸入端以及一第三緩衝器輸入端,該第一導體係耦接至該第一緩衝器輸入端,該第二導體係耦接至該第二緩衝器輸入端。該第三導體用以連接該第三緩衝器輸入端至位於該積體電路上之一第一內部參考電壓產生電路。
依據本發明之一第四實施例,其揭露了一種可降低針對一外部產生參考電壓之敏感度的混合模式輸入緩衝器,包含有耦接於一第一負載與接地點之間的一第一輸入,該第一輸入係為一外部產生之參考電壓;耦接於一第二負載與接地點之間的一第二輸入,用來產生一輸出;以及用並聯方式與該第一輸入耦接之一第三輸入,該第三輸入係為一內部產生之參考電壓;其中當該第二輸入超過一轉換點時,該輸出便由高電位切換至低電位(或由低電位切換至高電位),而該轉換點係為依據該第一輸入以及該第三輸入之相對尺寸所產生之該第一輸入以及該第三輸入的平均。
依據本發明之一第五實施例,其揭露了一種具有動態轉換點的混合模式輸入緩衝系統,包含有:用以接收一輸入並依據至少兩個參考電壓來產生一輸出的一輸入緩衝器;一輸入墊,耦接至該輸入緩衝器,用以產生該輸入給該輸入墊;一參考電壓墊,耦接至該輸入緩衝器,用以產生一外部參考電壓給該輸入墊;以及一緩衝器,耦接至該輸出,用以產生一內部參考電壓來回授給該輸入緩衝器;其中當該輸入超過一轉換點時,該輸出便由高電位切換至低電位(或由低電位切換至高電位),而該轉換點係為該外部參考電壓以及該內部參考電壓的平均。
以下的敘述將伴隨著參考用的附加圖例來解說本發明之範例,該些圖例繪示了本發明之部分特定實施例。該些實施例中所包含的細節應可使一般熟習此項技藝者輕易了解本發明之實施方式,而在不違反本發明之精神與範圍之下,該些已揭露的實施例亦可加以修改,又或以其他實施例來加以實現,是故,下列的實施方式不應用來限定本發明之範圍。
本發明之混合模式輸入緩衝器應用了兩個或兩個以上的參考電壓來選出一適當之轉換點給該輸入緩衝器,該轉換點可視情況轉換至該兩個或兩個以上的參考電壓之間以獲得較佳的效果,此外,在部分實施例中,該些參考電壓之一平均被用來與一輸入訊號比較,因此,該些參考電壓中所具有的任何雜訊亦會被加以平均。
第1圖繪示了本發明第一實施例中具有被動負載之一混合模式輸入緩衝器100的示意圖。在第1圖所示的實施例中,輸入緩衝器100包含有四個N型場效電晶體(field effect transistor,FET)M1、M2、M3以及M4。為了方便起見,電晶體M1~M4均僅繪示了一閘極端、一汲極端以及一源極端,而電晶體M1~M4亦可包含有其他之連接端(例如基底之連接端)。此領域的熟習技藝者應可輕易了解,一電晶體中用以表示連接端為「源極端」或是「汲極端」的圖示可以是任意之選擇,是故,後續的段落中,標示為「源極端」的連接端亦可標示為「汲極端」,反之亦然。
如第1圖所示,一輸入訊號Input耦接至電晶體M1之閘極端,一第一參考電壓VR1則耦接至電晶體M2之閘極端,而一第二參考電壓VR2則耦接至電晶體M3之閘極端。電晶體M1、M2與M3的源極端均連接至一第一共同節點121。此外,電晶體M4的汲極端耦接至第一共同節點121,而電晶體M4的源極端則耦接至一接地點(例如:一數位接地點(digital ground)、一類比接地點(analog ground)、一機殼接地點(chassis ground)或一大地接地點(Earth ground))。一偏壓產生器150則經由一偏壓訊號線而耦接至電晶體M4之閘極端GM4
電晶體M2與M3的汲極端均耦接至一第二共同節點135,因此,電晶體M2與M3便以互相並聯的方式耦接於第一共同節點121與第二共同節點135之間,因而形成了一參考電壓網路,其用來設定輸入緩衝器100之輸出訊號的轉換點。該參考電壓網路之細節在後續的段落中會詳細說明。
第1圖所示的輸入緩衝器100另包含有一第一電阻164以及一第二電阻166。第一電阻164耦接於一第一電壓源160以及電晶體M1的汲極端之間,而第二電阻166則耦接於一第二電壓源162以及第二共同節點135之間。舉例來說,第一電阻164與第二電阻166中每一電阻可代表個別的電路元件,又或可代表一導體或傳輸線中內含的電阻。
輸入緩衝器100在運作時會基於所接收到的一輸入訊號Input(其為一外部所產生之訊號,例如一資料訊號或一控制訊號)來產生一第一輸出訊號OutF以及一第二輸出訊號Out。一般來說,第二輸出訊號Out代表了輸入訊號Input之一等比例縮放(scaled)版本,而第一輸出訊號OutF則代表了輸入訊號Input之一相反的等比例縮放(inverted scaled)版本,是故,第一輸出訊號OutF與第二輸出訊號Out可形成一差動訊號對,用來傳送輸入訊號Input給一積體電路中的其他部分。
在第1圖中,包含有電晶體M2、M3的該參考電壓網路可被設計來改變輸入緩衝器100之第一與第二輸出訊號OutF及Out的轉換點。在部分的實施例中,電晶體M2、M3的驅動能力以及閘極(通道)寬度可決定電晶體M2、M3影響第一與第二輸出訊號OutF及Out的方式。舉例來說,如果電晶體M2之閘極寬度約為電晶體M3之閘極寬度的兩倍,電晶體M2即可能具有約電晶體M3兩倍的驅動能力,因此,電晶體M2在決定該些輸出訊號的轉換點上便具有較大的影響。
在部分的實施例中,電晶體M2、M3之閘極寬度總和會配合電晶體M1之閘極寬度(是故亦配合其驅動能力)來加以設計,然而,電晶體M2、M3之閘極寬度的設計則不需要互相配合。舉例來說,當第一參考電壓VR1預期為一穩定值時,電晶體M2的尺寸可選擇為電晶體M1的75%,而電晶體M3的尺寸可選擇為電晶體M1的25%,因此電晶體M2會比電晶體M3對轉換點具有較大的影響力。在另一範例中,電晶體M2與M3為互相對稱(亦即,電晶體M2與M3的閘極寬度皆為電晶體M1的50%)。此外,當第一參考電壓VR1預期為一極穩定值或極不穩定值時,電晶體M2與M3可分別加以忽略。
此外,假若一電晶體是操作在三極(triode)區(對一場效電晶體來說),該電晶體的驅動能力可由改變其閘極的訊號來加以調整。當一電晶體操作在三極區時,其可用來作為一可變電流限流器(variable current limiter)。雖然第1圖僅繪示了一般的場效電晶體,然而,對於在此領域具有一般技術者而言,其他的開關元件,例如操作在飽和區的雙極接面電晶體(bipolar junction transistor,BJT)或是其他合適的電晶體,亦可適用在本發明的應用上。
以第1圖所示的輸入緩衝器100之操作為例,在一些實施例中,第一參考電壓VR1是一接地電位而第二參考電壓VR2則為0.5V。假設轉換點是位在第一參考電壓VR1與第二參考電壓VR2之間的50%(亦即,電晶體M2之閘極寬度與M3之閘極寬度的總和等於電晶體M1之閘極寬度,而電晶體M2與電晶體M3的閘極寬度相等),是故當該輸入訊號到達0.25V時,該些輸出訊號便會立刻轉換。而當第一參考電壓VR1為0.5V,第二參考電壓VR2是一接地電位時,上述的說明也同樣成立。另一方面來說,假若第一參考電壓VR1與第二參考電壓VR2被設計成同樣的電位(例如,同樣是0.5V),轉換點則會是0.5V,而此時輸入緩衝器100便會如同習知單端輸入緩衝器一樣地運作。
第一參考電壓VR1與第二參考電壓VR2可應用許多不同的方式來產生。在一些實施例中,第一參考電壓VR1是由外部所產生,而第二參考電壓VR2則是由晶片內部所產生的一參考電壓,這樣的設定不僅可以減少第一參考電壓VR1中的雜訊,而亦允許第一參考電壓VR1與第二參考電壓VR2可以很容易地耦接在一起而具有同一電位,因此,這樣的電路設計亦可在必要時如同習知單端輸入緩衝器一般地運作。
第1圖繪示了具有被動負載之混合模式輸入緩衝器100的範例。在此範例中,該參考電壓網路可被設計成用來分別混合第一參考電壓VR1與第二參考電壓VR2的50%。然而,如同前面所述,被動負載的設計亦可用來混合不同比例的參考電壓。舉例來說,第一參考電壓VR1可包含有被動負載的75%,而第二參考電壓VR2可包含有被動負載的25%。
第2圖繪示了本發明第二實施例中之一混合模式輸入緩衝器200的示意圖。在第2圖的實施例中,輸入緩衝器200具有一基本的運算轉導放大器(operational transconductance amplifier,OTA)。輸入緩衝器200與第1圖所示的輸入緩衝器100具有相似的連接設計,然而,電阻164以及166則是以內部負載N1與N2來取代,在此實施例中,內部負載N1與N2分別為兩個P型場效電晶體。在一些實施例中,P型場效電晶體N1與N2會被經過設計而使得第二參考電壓VR2包含有參考電壓總和中的25%。
第3圖繪示了本發明第三實施例中之一混合模式輸入緩衝器300的示意圖。在輸入緩衝器300的設計中,其具有一主動負載。一偏壓產生器350供給一偏壓訊號BiasN給電晶體M4的閘極端,並供給一偏壓訊號BiasP給負載N1與N2。在一些實施例中,電晶體M2與M3會被經過設計而使得第二參考電壓VR2提供參考電壓總和的25%。
第4圖繪示了本發明第四實施例中之一混合模式輸入緩衝器400的示意圖。在第4圖所示的實施例中,輸入緩衝器400的設計具有一基本的運算轉導放大器,而該運算轉導放大器具有一自我產生(self-generated)之偏壓電壓。具體來說,輸入緩衝器400所具有的內部負載N1與N2是依據第2圖所示的基本運算轉導放大器架構來設計的,而第2圖與第4圖的差別在於:第4圖中,供給電晶體M4之閘極端GM4 的偏壓訊號BiasN是由輸入緩衝器400內部所產生。同樣地,在一些實施例中,電晶體M2與M3會被經過設計而使得第二參考電壓VR2提供參考電壓總和的25%。
第5圖繪示了本發明第五實施例中之具有多個參考電壓之一混合模式輸入緩衝器500的示意圖。在一些實施例中,第一參考電壓VR1是一外部參考電壓訊號,而除第一參考電壓VR1之外的參考電壓訊號則都是由內部所產生。在部分實施例中,亦可有其他的參考電壓訊號可為內部產生及/或外部產生。
輸入緩衝器500包含有複數個互相並聯的參考電壓電晶體M2、M3、…、MN,而每一參考電壓電晶體的閘極尺寸均依需求而設計,用來分配每一參考電壓電晶體對轉換點的影響比重,其中該轉換點可依參考電壓電晶體M2、M3、…、MN之尺寸的加權組合(或加權平均)來加以設定。輸入緩衝器500亦包含有一第一普通負載564以及一第二普通負載566,而第一普通負載564與一第二普通負載566分別包含有一個或多個被動或主動電子元件。
第6圖繪示了本發明一實施例中應用了一回授機制之一混合模式輸入緩衝系統600的示意圖。在第6圖的範例中,輸入緩衝器600包含有一輸入緩衝器610,其用來接收來自一輸入墊(input pad)605的一輸入訊號Input,以及來自一參考電壓墊(voltage reference pad)615的一第一參考電壓訊號VR1。
當輸入緩衝器610在運作中,輸入緩衝器610會產生一輸出訊號Output,而輸出訊號Output會用來作為一第二緩衝器620的輸入,此外,第二緩衝器620則會產生一輸出訊號VR2來回授給輸入緩衝器610,以作為一內部產生的參考電壓。這樣的回授機制會導致輸入緩衝器610依據輸入緩衝器610的初始轉換速度來動態地調整其轉換點。負回授機制會減緩輸入緩衝器610的運作速度,是故緩衝器610會在轉換點之後才進行轉換,然而,正回授則會增加輸入緩衝器610的運作速度,使得輸入緩衝器610會在轉換點之前便進行轉換。
經由利用磁滯效應(hysteresis effect),亦即應用正回授或負回授機制,輸入緩衝器610可依不同的需求而加以校準。舉例來說,磁滯效應可經由一個或多個電路元件的參數來加以設定,例如輸入緩衝器610中所內含的各個電晶體閘極寬度。此外,轉換點的移動方向亦可經由更動饋入至輸入緩衝器610的電壓輸入來加以設定(請參照第7圖~第9圖)。是故,經由加入一回授機制,輸入緩衝器610的操作特性可更加便利地因應輸出的變化來進行調整。
具有此領域一般知識者應可理解第1圖~第4圖的實施例(或是其他的實施例),可應用來產生複數個參考電壓訊號(如同第5圖所示),又或可配合一回授機制來運作(如同第6圖所示)。
如前所述,第7圖~第9圖繪示了各個實施例中不同的混合模式輸入緩衝器的轉換點示意圖。舉例來說,第7圖繪示了輸入緩衝器四個不同的實施例在運作中的四個轉換點示意圖,其中第一參考電壓VR1均設定為一相對較低的電位。第7圖中的第一張附圖展示了不具有第二參考電壓VR2的一輸入緩衝器之轉換點,第二張附圖則展示了當第二參考電壓VR2包含有參考電壓總和25%的一輸入緩衝器之轉換點,第三張附圖則展示了當第二參考電壓VR2包含有參考電壓總和50%的一輸入緩衝器之轉換點,最後,第四張附圖展示了不具有第一參考電壓VR1的一輸入緩衝器之轉換點。
值得注意的是,轉換點會隨著第一參考電壓VR1與第二參考電壓VR2間不同的混合比例(例如:經由調整電晶體M2與M3的閘極寬度來達成不同的比例)而改變,是故,轉換點是由參考電壓網路中的電晶體之間的加權組合(或加權平均)所決定的。
相較於第7圖,第8圖展示了四張彼此相似的轉換點示意圖,其中的第一參考電壓VR1均設定為一中等電位。而第9圖同樣展示了四張彼此相似的轉換點示意圖,其中的第一參考電壓VR1均設定為一相對較高的電位。值得注意的是,在第7圖~第9圖中,第四張附圖均保持在相同的位置,這是因為第7圖~第9圖中的第四張附圖均代表一輸入緩衝器的轉換點不具有第一參考電壓VR1的成分。
綜上所述,相較於現有的習知輸入緩衝器,前述的混合模式輸入緩衝器具有許多明顯的優點。舉例來說,混合模式輸入緩衝器經由混合內部產生之參考電壓與外部產生之參考電壓,來減少了對外部產生之參考電壓的敏感度,而此一混合效果可在保持外部產生之參考電壓與該混合模式輸入緩衝器之輸出彼此追蹤的情況之下,降低了混合模式輸入緩衝器的敏感度。此外,在一些實施例中,混合模式輸入緩衝器亦可產生動態的轉換點,並可進一步應用緩衝器之輸出以作為內部產生之參考電壓來作為校準之用,而此一回授機制十分有利於輸入緩衝器對其轉換點進行動態的校準。
雖然上述的混合模式輸入緩衝器是藉由一些較佳實施例來加以解說,然而,對於具有此領域一般知識者而言,其他應用本說明書所揭露的發明而加以實現的實施例,包括該些僅含有本發明部分特性與優點的實施例,仍屬於本發明之範圍之內。此外,在不背離本發明精神的前提之下,應用混合模式輸入緩衝器之概念而加以設計與實現的實施例,包含該些將可程式化電阻之程式化以及使用最佳化的範例,均屬於本發明之範疇之內。
於上述實施例中,積體電路可以是一單晶片(monolithic chip),輸入緩衝器可以是連接至該積體電路之一記憶區(memory section),以及該記憶區可以包含有一動態隨機存取記憶體(dynamic random access memory,DRAM)。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
100、200、300、500、610...輸入緩衝器
121...第一共同節點
135...第二共同節點
150、250、350...偏壓產生器
160...第一電壓源
162...第二電壓源
164...第一電阻
166...第二電阻
564...第一普通負載
566...第二普通負載
600...輸入緩衝系統
605...輸入墊
615...參考電壓墊
M1、M2、M3、…、MN、N1、N2...電晶體
VR1...第一參考電壓
VR2...第二參考電壓
Input...輸入訊號
OutF...第一輸出訊號
Out...第二輸出訊號
BiasN、BiasP...偏壓訊號
Gm4 ...閘極端
第1圖繪示了本發明第一實施例中之具有被動負載之混合模式輸入緩衝器的示意圖。
第2圖繪示了本發明第二實施例中之混合模式輸入緩衝器的示意圖。
第3圖繪示了本發明第三實施例中之混合模式輸入緩衝器的示意圖。
第4圖繪示了本發明第四實施例中之混合模式輸入緩衝器的示意圖。
第5圖繪示了本發明第五實施例中之具有多個參考電壓之混合模式輸入緩衝器的示意圖。
第6圖繪示了在本發明一實施例中應用了回授機制之混合模式輸入緩衝系統的示意圖。
第7圖~第9圖針對不同的混合模式輸入緩衝器的實施例而繪示了僅有一外部參考電壓的一輸入緩衝器、各混合一第一參考電壓與一第二參考電壓50%的一輸入緩衝器、分別混合一第一參考電壓與一第二參考電壓75:25%的一輸入緩衝器以及僅有一內部參考電壓的一輸入緩衝器的轉換點示意圖。
500...輸入緩衝器
564...第一普通負載
566...第二普通負載
M1、M2、M3、…、MN...電晶體
VR1...第一參考電壓
VR2...第二參考電壓
Input...輸入訊號
OutF...第一輸出訊號
Out...第二輸出訊號

Claims (8)

  1. 一種混合模式(mixed mode)輸入緩衝器,包含有:一輸入電晶體,具有至少一閘極(gate)端,其中該輸入電晶體之該閘極端連接至一外部所產生之一外部輸入訊號;一第一參考電晶體,具有至少一閘極端,其中該第一參考電晶體之該閘極端連接至一外部所產生之外部參考電壓訊號;以及一第二參考電晶體,具有至少一閘極端,其中該第二參考電晶體之該閘極端連接至一內部所產生之內部參考電壓訊號;其中該第一參考電晶體的一汲極端連接於該第二參考電晶體的一汲極端,該第一參考電晶體之一閘極寬度(gate width)以及該第二參考電晶體之一閘極寬度的總和等於該輸入電晶體之一閘極寬度,且至少該輸入電晶體的一汲極端用來輸出對應於該外部輸入訊號的一輸出訊號,其中該輸出訊號係兩個不同的電壓準位之間切換,且作為該輸入緩衝器的輸出。
  2. 如申請專利範圍第1項所述的混合模式輸入緩衝器,其中該輸入電晶體之一端、該第一參考電晶體之一端以及一第二參考電晶體之一端均連接至一第一共同節點。
  3. 如申請專利範圍第1項所述的混合模式輸入緩衝器,另包含有:一第一負載,將一第一電壓端連接至該輸入電晶體之一端;一第二負載,將一第二電壓端連接至一第二共同節點,該第二共同節點連接至該第一參考電晶體之一端以及該第二參考電晶 體之一端;以及一第三負載,連接至一第三電壓端;其中該第一與第二電壓端相對於該第三電壓端維持在一正電壓;以及該第一電壓端與第二電壓端係維持在同一電壓。
  4. 如申請專利範圍第3項所述的混合模式輸入緩衝器,其中該第一電壓端與該第二電壓端係互相耦接。
  5. 如申請專利範圍第3項所述的混合模式輸入緩衝器,其中該第三負載為一偏壓電晶體。
  6. 如申請專利範圍第5項所述的混合模式輸入緩衝器,其中該偏壓電晶體係連接至一外部產生之外部偏壓訊號。
  7. 如申請專利範圍第5項所述的混合模式輸入緩衝器,其中該偏壓電晶體係連接至一內部產生之內部偏壓訊號。
  8. 如申請專利範圍第7項所述的混合模式輸入緩衝器,另輸出至少一輸出訊號,其中該內部產生之內部偏壓訊號係至少部分地(at least in part)因應該輸出訊號所產生。
TW100107099A 2010-07-02 2011-03-03 混合模式輸入緩衝器、操作輸入緩衝器之方法以及積體電路 TWI514769B (zh)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5607963B2 (ja) * 2010-03-19 2014-10-15 スパンション エルエルシー 基準電圧回路および半導体集積回路
US8829882B2 (en) * 2010-08-31 2014-09-09 Micron Technology, Inc. Current generator circuit and method for reduced power consumption and fast response
US8878601B2 (en) 2012-05-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Power supply circuit with positive and negative feedback loops
KR20160105085A (ko) * 2015-02-27 2016-09-06 에스케이하이닉스 주식회사 고속 통신을 위한 버퍼 회로를 포함하는 인터페이스 회로, 이를 포함하는 반도체 장치 및 시스템
KR20170007036A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 입력 회로 및 이를 포함하는 반도체 장치
US11587148B2 (en) 2021-03-08 2023-02-21 Capital One Services, Llc Item level data determination device, method, and non-transitory computer-readable media

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166521A (en) * 1999-01-21 2000-12-26 National Semiconductor Corporation Current-to-voltage transition control of a battery charger
US6879198B2 (en) * 2002-12-18 2005-04-12 Stmicroelectronics Pvt. Ltd. Differential input receiver with hysteresis
US7154318B2 (en) * 2003-11-18 2006-12-26 Stmicroelectronics Pvt. Ltd. Input/output block with programmable hysteresis
US20070206427A1 (en) * 2006-02-07 2007-09-06 Elpida Memory, Inc. Internal power supply generating circuit without a dead band

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09147557A (ja) * 1995-11-17 1997-06-06 Mitsubishi Electric Corp 半導体記憶装置および半導体装置
JP3558844B2 (ja) * 1997-11-28 2004-08-25 シャープ株式会社 センスアンプ回路
US6157221A (en) * 1999-03-23 2000-12-05 Northrop Grumman Corporation Three input comparator
DE19944248C2 (de) * 1999-09-15 2002-04-11 Infineon Technologies Ag Inputbuffer einer integrierten Halbleiterschaltung
US6281731B1 (en) * 1999-10-27 2001-08-28 International Business Machines Corporation Control of hysteresis characteristic within a CMOS differential receiver
KR100480597B1 (ko) * 2002-05-14 2005-04-06 삼성전자주식회사 출력 피드백 신호를 사용하여 오프셋 전압을 조절하는입력 수신기
US6952091B2 (en) * 2002-12-10 2005-10-04 Stmicroelectronics Pvt. Ltd. Integrated low dropout linear voltage regulator with improved current limiting
US7250795B2 (en) * 2005-03-29 2007-07-31 Promos Technologies Pte. Ltd. High-speed, low-power input buffer for integrated circuit devices
US7652535B2 (en) * 2006-09-12 2010-01-26 Stmicroelectronics Pvt. Ltd. Continuous time common mode feedback circuit, system, and method
TWI345350B (en) * 2007-08-27 2011-07-11 Niko Semiconductor Co Ltd Constant voltage and constant current converting controller
US7733179B2 (en) * 2007-10-31 2010-06-08 Texas Instruments Incorporated Combination trim and CMFB circuit and method for differential amplifiers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166521A (en) * 1999-01-21 2000-12-26 National Semiconductor Corporation Current-to-voltage transition control of a battery charger
US6879198B2 (en) * 2002-12-18 2005-04-12 Stmicroelectronics Pvt. Ltd. Differential input receiver with hysteresis
US7154318B2 (en) * 2003-11-18 2006-12-26 Stmicroelectronics Pvt. Ltd. Input/output block with programmable hysteresis
US20070206427A1 (en) * 2006-02-07 2007-09-06 Elpida Memory, Inc. Internal power supply generating circuit without a dead band

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