TWI514525B - 消除封裝應力產生之電壓偏差的半導體裝置 - Google Patents

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Description

消除封裝應力產生之電壓偏差的半導體裝置
本發明係有關於一種半導體裝置，特別是關於一種消除因封裝應力產生之電壓偏差的半導體裝置。
晶粒 (die) 是以半導體材料製作而成，且未經封裝的一小塊積體電路（IC）本體，而積體電路的既定功能則在這一小片半導體的面積上實現。一般積體電路會封裝在陶瓷或塑膠等包裝內，並引出接腳，以形成一半導體封裝件。
針對封裝的材料，以塑膠封裝而言，其因適於大量生產而成為目前市場主流。目前的塑膠封裝可採取例如黑膠、透明膠以及熱固性環氧樹脂等的封裝材進行封裝。
針對封裝的過程，積體電路封裝的製程是採用轉移成型 ( TRANSFER MOLDING)的方法，以例如上述的封裝材將晶粒、銲線、導線架(LeadFrame)包覆起來。而封膠的製程係採用類似塑膠射出成形，以射出成型機將溶化的封裝材壓入中間置放著導線架的模穴內，待其固化後取出。
請參閱第一A圖，其係為理想狀態上，半導體封裝件的剖面示意圖。於理想狀態上，半導體封裝件1的封裝材11在由液態固化成固態的過程中，並未因熱漲冷縮的效應而使導線架12產生形變，因而使得設置於導線架12表面121上的晶粒13未遭受形變，其中晶粒13藉由導線14電性連接導線架12。
請參閱第一B圖，其係為實際狀態上，半導體封裝件的剖面示意圖。如第一B圖所示，在實際狀態上，封裝材11由液態固化成固態的過程中，由於晶粒13係設置在較靠近封裝的邊緣，亦即遠離導線架12的中央部位C，因此，可能由於封裝材11的熱漲冷縮效應，致使導線架12容易彎曲變形，因而產生的彎曲應力將使得設置於導線架12表面121上、靠近封裝邊緣的晶粒13產生較大的形變而破壞其上的積體電路。
此外，由於晶粒13在製作完成後，其上具有的積體電路係區分為數個電路區塊，而每一電路區塊的電壓於理想上亦隨之固定為一標準值。然而，如上所述，晶粒13可能由於封裝材11的熱漲冷縮效應所產生的彎曲應力而改變各個電路區塊的電壓標準值，亦即造成一電壓偏差值（offset voltage）。
據此，如何提供一種半導體裝置以解決上述問題已成為目前業界亟需克服的問題。
鑑於上述，本發明提出一種消除封裝應力產生之電壓偏差的半導體裝置，可消除因封裝材熱漲冷縮效應所產生之彎曲應力對於晶粒上各個電路區塊產生的電壓偏差。
消除封裝應力產生之電壓偏差的半導體裝置包括一晶粒、一量測介面、一數位介面以及一控制介面。 晶粒具有複數個電路區塊，且被一封裝材包覆於一基板之一表面的一中央部位。量測介面，個別量測複數個電路區塊之電壓以產生一量測結果。數位介面接收量測結果。 控制介面根據量測結果，選擇複數個電路區塊中之至少二電路區塊，以彼此互相電性連接至少二電路區塊。
承上所述，本發明消除封裝應力產生之電壓偏差的半導體裝置藉由設置至少一晶粒於基板的中央部位，可降低在封裝的過程中，因設置晶粒於基板的邊緣，封裝材熱漲冷縮的效應造成基板的形變而進一步對晶粒造成形變的程度。此外，本發明消除封裝應力產生之電壓偏差的半導體裝置藉由量測晶粒（半導體封裝件）上之電壓，並根據量測電壓的結果，最佳化晶粒上複數個電路區塊之電壓偏差值，且電性連接該複數個電路區塊，達到消除半導體裝置因封裝應力產生之電壓偏差的功效。
請參閱第二A圖，其係為本發明半導體裝置2的剖面示意圖。半導體裝置2包括一封裝材11、一基板12以及至少一第一晶粒13。基板12具有一表面121，至少一第一晶粒13係設置於基板表面121的一中央部位C。封裝材11係包覆基板表面121以及至少一第一晶粒13。
承上所述，於本發明之一實施例中，基板12係為一導線架，用以承載第一晶粒13以及導線14。第一晶粒13藉由導線14電性連接導線架，使信號得以順利傳遞。封裝材11包括黑膠等的熱固性環氧樹脂，其作用為填充模穴並將導線架完全包覆，以保護第一晶粒13。
如第二A圖所示，本發明半導體裝置2將第一晶粒13設置於基板表面121的一中央部位C，因此，即使封裝的過程中由於封裝材11熱漲冷縮的效應，致使基板12產生形變，仍可使得設置於基板表面121中央部位C的第一晶粒13不至於產生過大的形變而破壞其上的積體電路。
請參閱第二B圖，其係為本發明半導體裝置2的另一剖面示意圖。半導體裝置2包括第二晶粒15，係設置於第一晶粒13表面131上的一中央部位C或非中央部位（未圖示）。進一步而言，若第二晶粒15係屬於一敏感（sensitive）電路或一敏感元件，則將第二晶粒15設置於第一晶粒13表面131上的中央部位C，以避免基板12產生的形變破壞其上的積體電路。若第二晶粒15不屬於敏感電路或一敏感元件，第二晶粒15則不需設置於第一晶粒13表面131上的中央部位C，亦即第二晶粒15可設置於第一晶粒13上表面131的非中央部位；或者，第二晶粒15亦可設置於第一晶粒13之下表面，亦即設置於第一晶粒13以及基板之間以保護第一晶粒13避免遭受形變。此外，於本發明之實施例中，敏感元件包含一運算放大器、一能隙電路（bandgap circuit） 或一震盪電路。
請參閱第二C圖，其係為本發明半導體裝置2的另一剖面示意圖。為了進一步避免基板12產生的形變，以提升基板12抵抗形變的強度，半導體裝置2包括一強化層16，係設置於第一晶粒13的上表面131，亦即第一晶粒13以及第二晶粒15之間。於本發明另一實施例中，強化層16亦可設置於第一晶粒13的下表面。相較之下，無論強化層16設置於第一晶粒13的上表面131或下表面，因晶粒的整體垂直厚度增加，因而基板12抵抗形變的能力增加，使得設置於基板12上的第一晶粒13產生的形變相對減小。
強化層16包括例如聚亞醯胺(polyimide)的材料。由於聚亞醯胺具有良好的耐熱特性、耐化學藥品性、機械性質以及電器性質，因此，藉由加入例如聚亞醯胺的材料可提升基板抵抗形變的強度。
本發明更提供一種消除封裝應力產生之電壓偏差的半導體裝置，用以量測如上所述半導體裝置的電壓。如上所述，晶粒是以半導體材料製作而成且未經封裝的一小塊積體電路本體，因此於晶粒上係具有複數個電路區塊（block），而每一電路區塊可經由一量測裝置量測其上的電壓。以下係以量測第一晶粒13為例，但相同的方法亦可用於量測第二晶粒15上的電壓。
請參閱第三A圖，係為本發明消除封裝應力產生之電壓偏差的半導體裝置3的示意圖。消除封裝應力產生之電壓偏差的半導體裝置3包括一晶粒30、一量測介面31、一數位介面32以及一控制介面33。晶粒30包含複數個電路區塊，且如上實施例所述，係被一封裝材11包覆於基板12之表面121的一中央部位C，而於此實施例中，為簡化起見，係僅以晶粒30表示。量測介面31個別量測晶粒30上複數個電路區塊的電壓以產生一量測結果。數位介面32則接收量測結果。控制介面33自數位介面32接收量測結果，並根據量測結果選擇複數個電路區塊中的至少二電路區塊，以互相電性連接該至少二電路區塊。
請參閱第三B～三E圖，係為本發明消除封裝應力產生之電壓偏差的半導體裝置3晶粒30上各個電路區塊a~e的電壓示意圖。如上所述，由於封裝材11熱漲冷縮的效應使基板12產生彎曲形變，而彎曲形變的形變量致使晶粒30上各個電路區塊a~e上所量測到的電壓值產生偏差（deviation），該偏差的電壓值則與撓曲程度相關，亦即與形變量相關。因此，根據量測的結果，於本發明之一實施例中，係選擇電壓偏差值的平均為最小的至少二個電路區塊，並以複數個開關互相電性連接，使其產生的電壓偏差值的平均為最小，據此，可達到消除因封裝所造成晶粒形變的電壓偏差。
承上所述，於本發明之另一實施例中，複數個電路區塊包括至少五個電路區塊a~e，但於本發明中並不以此為限。再者，於一較佳實施例中，為使五個電路區塊a~e所量測到的電壓偏差值可達到最佳化，係選擇至少三個電路區塊以消除電壓偏差值。如第三B圖所示之一實施例，電路區塊a量測到的電壓偏差值為V，電路區塊b量測到的電壓偏差值為-0.5V，電路區塊c量測到的電壓偏差值為0.8V，電路區塊d量測到的電壓偏差值為-0.4V，電路區塊e量測到的電壓偏差值為-0.5V。因此，根據電路區塊a~e的電壓量測結果可知，選擇以複數個開關SW電性連接電路區塊a、b及e可得到平均最小的電壓偏差值，亦即得到0V的偏差量。相似地，電路區塊c及d亦可根據相同的方法應用於晶粒30的其它電路區塊上，選擇複數個電路區塊以求得其平均最小的電壓偏差值。
再者，以第三D圖為例，電路區塊a量測到的電壓偏差值為V，電路區塊b量測到的電壓偏差值為-0.2V，電路區塊c量測到的電壓偏差值為-0.4V，電路區塊d量測到的電壓偏差值為-0.1V，電路區塊e量測到的電壓偏差值為-0.3V。因此，根據電路區塊a~e的電壓量測結果可知，選擇以複數個開關SW電性連接電路區塊a~e可得到平均最小的電壓偏差值0V。相似地，第三C圖以及第三E圖係以相同的方法選擇電性連接的電路區塊，於此不再贅述。
請參閱第四圖，係為本發明消除封裝應力產生之電壓偏差的半導體裝置另一示意圖。消除封裝應力產生之電壓偏差的半導體裝置4更包括一儲存介面41，用以儲存各個電路區塊的電壓量測結果，以便於半導體設備開機時可快速地讀取量測結果至控制介面33中，使控制介面33可快速地選擇電性連接平均電壓偏差值為最小的電路區塊。於本發明的一實施例中，儲存介面41包括一非揮發記憶體或一控制儲存器(controlregister)。
綜上所述，本發明半導體裝置藉由設置至少一晶粒於基板的中央部位，可降低在封裝的過程中，因設置晶粒於基板的邊緣，封裝材熱漲冷縮的效應造成基板的形變而進一步對晶粒造成形變的程度，因而可避免破壞晶粒內部的電路區塊。此外，本發明消除封裝應力產生之電壓偏差的半導體裝置藉由量測晶粒（半導體封裝件）上之電壓，並根據量測電壓的結果，電性連接複數個電路區塊，以最佳化晶粒上複數個電路區塊之電壓偏差值，達到消除半導體裝置因封裝應力產生之電壓偏差的功效。
1‧‧‧半導體封裝件
11‧‧‧封裝材
12‧‧‧基板
121‧‧‧表面
13‧‧‧第一晶粒
131‧‧‧表面
14‧‧‧導線
15‧‧‧第二晶粒
16‧‧‧強化層
2‧‧‧半導體裝置
3、4‧‧‧消除封裝應力產生之電壓偏差的半導體裝置
30‧‧‧晶粒
31‧‧‧量測介面
32‧‧‧數位介面
33‧‧‧控制介面
41‧‧‧儲存介面
a、b、c、d、e‧‧‧電路區塊
SW‧‧‧開關
C‧‧‧中央部位
V‧‧‧電壓偏差值
第一A圖係為理想狀態上半導體封裝件的剖面示意圖；第一B圖係為實際狀態上半導體封裝件的剖面示意圖；第二A～二C圖係為本發明半導體裝置的剖面示意圖；第三A圖係為本發明消除封裝應力產生之電壓偏差的半導體裝置的示意圖；第三B～三E圖係為本發明消除封裝應力產生之電壓偏差的半導體裝置晶粒上各個電壓區塊的電壓示意圖；以及第四圖係為本發明消除封裝應力產生之電壓偏差的半導體裝置的另一示意圖。
3‧‧‧消除封裝應力產生之電壓偏差的半導體裝置
30‧‧‧晶粒
31‧‧‧量測介面
32‧‧‧數位介面
33‧‧‧控制介面

Claims (12)

  1. 一種消除封裝應力產生之電壓偏差的半導體裝置，包括：一晶粒，具有複數個電路區塊(block)，且被一封裝材包覆於一基板之一表面的一中央部位；一量測介面，個別量測該複數個電路區塊之一電壓以產生一量測結果；一數位介面，接收該量測結果；以及一控制介面，根據該量測結果，選擇該複數個電路區塊中之至少二電路區塊，以互相電性連接該至少二電路區塊。
  2. 如申請專利範圍第1項所述消除封裝應力產生之電壓偏差的半導體裝置，更包括一儲存介面，係儲存該量測結果。
  3. 如申請專利範圍第2項所述消除封裝應力產生之電壓偏差的半導體裝置，該儲存介面包括一非揮發記憶體。
  4. 如申請專利範圍第2項所述消除封裝應力產生之電壓偏差的半導體裝置，該儲存介面包括一控制儲存器(control register)。
  5. 如申請專利範圍第1項所述消除封裝應力產生之電壓偏差的半導體裝置，其中該複數個電路區塊包括至少五個電路區塊。
  6. 如申請專利範圍第5項所述消除封裝應力產生之電壓偏差的半導體裝置，其中該量測結果係選擇該五個電路區塊之中，該量測結果之一電壓偏差值的平均為最小之三電路區塊。
  7. 如申請專利範圍第6項所述消除封裝應力產生之電壓偏差的半導體裝置，其中該至少三電路區塊係以複數個開關互相電性連接。
  8. 如申請專利範圍第5項所述消除封裝應力產生之電壓偏差的半導體裝置，其中該至少二電路區塊係為該五個電路區塊之中，該量測結果之一電壓偏差值的平均為最小之二電路區塊。
  9. 如申請專利範圍第8項所述消除封裝應力產生之電壓偏差的半導體裝置，其中該至少二電路區塊係以複數個開關互相電性連接。
  10. 如申請專利範圍第1項所述消除封裝應力產生之電壓偏差的半導體裝置，其中該電壓係與該半導體封裝件之一形變量相關。
  11. 如申請專利範圍第1項所述消除封裝應力產生之電壓偏差的半導體裝置，其中該電路區塊係為一敏感元件。
  12. 如申請專利範圍第11項所述消除封裝應力產生之電壓偏差的半導體裝置，其中該敏感元件包含一運算放大器、一能隙電路(bandgap circuit)或一震盪電路。
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