TWI504145B - 參考電壓緩衝器與其方法 - Google Patents

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TWI504145B TW100143322A TW100143322A TWI504145B TW I504145 B TWI504145 B TW I504145B TW 100143322 A TW100143322 A TW 100143322A TW 100143322 A TW100143322 A TW 100143322A TW I504145 B TWI504145 B TW I504145B
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Description

參考電壓緩衝器與其方法
本發明係關於一種電子電路，特別是關於一參考電壓緩衝器。
在許多地方之應用需要參考電壓緩衝器，例如，管線式類比至數位轉換器(pipeline ADC)。熟悉本領域之技術者應了解管線式類比至數位轉換器之原理(例如結構與運作方式...等)，因此不再詳述其細節。舉例而言，美國專利號US 7,280,064說明了一管線式類比至數位轉換器。美國專利US 7,280,064說明了一管線式類比至數位轉換器包含了複數個管線級(pipeline stages)。第1圖描述了一典型的1位元(1-bit)管線級100。管線級100接收一輸入訊號VI ，產生一輸出訊號VO 與1位元決定(1-bit decision) D。管線級100係依據包含一取樣相位(sampling phase)Φ1 與一轉移相位(transfer phase)Φ2 之兩相位不重疊時脈來運作。在取樣相位期間(即Φ1 為邏輯1且Φ2 為邏輯0)，經由第一開關125與第二開關121分別取樣輸入訊號至第一電容C1 與第二電容C2 。其中，一終端(termination)至接地被提供係指電容C1 與C2 耦接電路節點150經由第三開關131至接地。於其間，利用一比較器103偵測複數個輸入訊號VI ，結果產生一中間訊號S。接著利用一閂鎖器105閂鎖中間訊號S，產生1位元決定D。
管線級100更包含一運算放大器101，其一正輸入端接地、一負輸入端耦接電路節點150、一輸出節點160耦接一第三電容C3 以產生一輸出訊號VO 。在轉移相位期間(即Φ2 為邏輯1，Φ1 為邏輯0)，第二電容C2 經由第四開關123耦接於運算放大器101之負輸入端與輸出節點160間，有效地形成一負回授電容。同時，利用一第一及閘(AND gate)107對1位元決定D與轉移相位Φ2 進行一及(AND)運算，以產生一第一邏輯訊號EN_P；且對DB(係由反向器111產生之與1位元決定D邏輯反向之訊號)。若第一邏輯訊號EN_P為邏輯1，則一第一參考電壓VRP經由第五開關127耦接第一電容C1 。若第二邏輯訊號EN_N為邏輯1，則一第二參考電壓VRN經由一第六開關129耦接第一電容C1 。亦即，在轉移相位期間，若1位元決定D為1，第一電容C1 耦接VRP，否則耦接至VRN。
第2圖顯示一典型的電路200，電路200用以產生兩個參考電壓VRP與VRN。電路200包含有一電流源IB、兩個電阻R1與R2、兩個緩衝器210與220、以及兩電容CP 與CN 。揭露之整個電路中，VDD代表來自一電源供應提供之實質上固定之輸出電壓。電流源IB與兩電阻R1、B2決定兩個實質上固定之電壓VRP0、VRN0。兩個緩衝器210與220係分別由兩個運算轉導放大器(operational trans-conductance amplifiers,OTA)211與221實施，運算轉導放大器可為非反向回授拓撲(non-inverting feedback topology)。兩個緩衝器之終端分別為兩個電容CP 與CN ，結果由此分別產生兩個參考電壓VRP與VRN。為了讓兩個參考電壓VRP與VRN在第1圖管線級100開關電容之狀態改變時，能夠較佳地保留住(better hold)其分別之電壓值，兩電容CP 與CN 必須遠大於第1圖之電容C1 。
請同時參考第1圖與第2圖，當第一邏輯訊號EN_P被拉起(asserted)，一電荷由CP 被拉(drawn)至C1 ，且為了保持第一參考電壓VRP之固定位準(constant level)，該電荷必須由OTA 211提供。另一方面，當第二邏輯訊號EN_N被拉起，一電荷由C1 被拉至CN ，且為了保持第二參考電壓VRN之固定位準，該電荷必須由OTA 221吸收。為了快速提供(吸收)該電荷以讓VRP(VRN)實質上固定，OTA 211(221)必須為一高速電路(high-speed circuit)。眾所皆知，較高速之電路一般會消耗更多功率。
因此，提供一快速反應之緩衝電路以讓參考電壓實質上固定而不會消耗過量之功率，實為一需要之技術。
一實施例，一緩衝電路包含：一運算轉導放大器，其具有一正輸入端耦接一參考電壓、一負輸入端耦接一回授節點、及一輸出端經由一分路電容(shunt capacitor)至接地點；一電阻耦接OTA之輸出端至該回授節點；以及一負載電路經由一開關(該開關受控於一邏輯訊號)耦接至該回授節點。其中，分路電容之阻抗實質上小於負載電路之輸入阻抗。一實施例，負載電路為一開關電容電路。一實施例，一第一電流流過該電阻，在OTA之輸出端與回授節點間產生一電壓差，且該電壓差自回授節點經過OTA之負輸入節點將造成回授，使得OTA輸出一第二電流至該分路電容，如此該第二電流大約等於該第一電流。
另一實施例，一方法包含有下列步驟：利用一OTA輸出一第一電流至一分路電容，其中第一電流與一電壓差成一比例，其中該電壓差為一參考節點和一回授節點間的電壓差；經由一受控於一邏輯訊號之開關耦該回授節點至一負載電路；以及經由一電阻耦接分路電容至回授節點，如此流經該電阻之一第二電流將大約等於第一電流。一實施例，負載電路為一開關電容電路。一實施例，OTA之一正端耦接參考節點、OTA之一負端耦接回授節點、以及OTA之一輸出端耦接分路電容。
在說明書描述之複數個發明示範實施例時，須要了解到本發明可以多種方式實施，且不限於下列說明之特定範例或是特定範例實施之任何特徵特定態樣。其他的例子中，眾所皆知之細節不再顯示或描述以避免模糊本發明之態樣。
第3圖顯示本發明一實施例之一示範例性之電路300。電路300包含有一參考電壓緩衝器310，其用以接收一參考電壓VREF ，且輸出一輸出電壓VOUT ；一開關330，係由一邏輯訊號EN控制；以及一負載電路320，係經由開關330耦接輸出電壓。開關330在邏輯訊號EN被拉起(asserted)-即設為邏輯1時導通(closed)，反之則開關330為開路(open)。緩衝電路310包含有一運算轉導放大器301，其具有一耦接至參考電壓VREF 之正輸入端、一負端耦接至輸出電壓VOUT 、一輸出端耦接至一分路電容C以產生一中間電壓VC ；以及一耦接中間電壓VC 至輸出電壓VOUT 之電阻R。該分路電容C具有一大的電容值，以讓分路電容C之阻抗實質上小於負載電路320之輸入阻抗。
如前所述，當邏輯訊號EN被拉起，輸出訊號VOUT 將經由開關330耦接至負載電路320。在邏輯訊號EN拉起時：若負載電路320之電壓VL 低於(高於)輸出電壓VOUT，一電荷必須由分路電容C(負載電路320)被拉(drawn)至負載電路320(分路電容C)，結果產生一正(負)值之第一電流I1 。由於分路電容C之阻抗實質上小於負載電路320之輸入阻抗，因此中間電壓VC 只會稍微下降(稍微上升)。OTA 301之負回授構造將導致OTA 301提供(supply)電荷至分路電容C、或自分路電容消耗(drain)電荷，結果第二電流I2 之值為正(負)，以補償第二電流I2 為正值造成的分路電容C之電荷損失(loss)、或補償第二電流I2 為負值造成的分路電容C之增益。小心的選擇電阻R值，第二電流I2 大約抵銷(approximately offset)第一電流I1 。
第2圖描述之習知電路200中，由於使用大電容CP 與CN 以較佳地固定(hole)住電壓，所以在運算放大器OTA 211(221)之正端與負端間的電壓差非常小，且因此OTA 211(221)動作緩慢，除非選擇一具有非常大之轉導之OTA 211(221)才可讓動作加快，但如此會產生高功率消耗之成本。然而於本發明第3圖之實施例電路300中，運算放大器OTA 301之正端與負端間的電壓差可以較大，因為由第一電流I1 在電阻R之額外的電壓降(電壓升)；依此方式，可讓OTA301快速動作來輸出第二電流I2 ，而不須要一個非常大的轉導。因此，第3圖之電路300之動作可遠快於第2圖具有相同轉導之電路200、或是電路300使用遠小於電路200之轉導，但動作之速度相同。
一實施例，參考電壓VREF 之值介於0～3.3伏特(V)之間。一實施例，負載電路320為電容性具有輸入電容值介於0.1～10微微法拉(pF)。一實施例，分路電容C之電容值大於負載電路320之電容一係數(factor)，該係數係在10～1000之間。
一實施例，電阻R之電阻係介於10～1000歐姆(ohm)。須注意，以上提及之電容與電阻之數值僅為一範例，並不對申請專利範圍造成限制。
一實施例，整個緩衝器電路300係由互補金氧半導體(CMOS)製造之積體電路。一實施例，分路電容為一外部元件。
開關電路與OTA之各種實施例為本領域技術者熟悉之習知技術，不在此說明其細節。
熟悉本領域之技術者應能經由閱讀本發明後預期本發明能夠含蓋所有實施例的變化與可能性。以上各種實施例之排列及/或組合，係在示例說明並非限制本發明，且各種措詞與術語之使用目的僅是為了描述清楚。
100、200、300．．．電路
101、OTA．．．運算放大器
103．．．比較器
105．．．閂鎖器
107、109．．．及閘
111．．．反向器
310．．．參考電壓緩衝器
C、C1 、C2 、C3 、CP 、CN ．．．電容
R、R1、R2．．．電阻
320．．．負載電路
330、121、123、125、127、129、131．．．開關
第1圖顯示一習知技術之管線式類比至數位轉換器之1位元管線級之示意圖。
第2圖顯示習知技術之參考電壓緩衝電路。
第3圖顯示本發明一實施例之參考電壓緩衝電路之示意圖。
300．．．電路
310．．．參考電壓緩衝器
C．．．分路電容
R．．．電阻
320．．．負載電路
330．．．開關

Claims (21)

  1. 一種緩衝電路，包含：一運算轉導放大器，具有耦接一參考電壓之一正輸入端、耦接一回授節點之一負輸入端、經由一分路電容至一接地點之輸出端；一電阻，耦接該運算轉導放大器之輸出端至該回授節點；以及一負載電路，經由一受控於一邏輯訊號之一開關耦接該回授節點；其中，該分路電容之一阻抗實質上小於該負載電路之一輸入阻抗；其中該分路電容設於該電阻與該輸出端之間，用以補償該運算轉導放大器之一輸出電流與流過該電阻之電流。
  2. 如申請專利範圍第1項所述之緩衝電路，其中，該負載電路為一開關電容電路。
  3. 如申請專利範圍第1項所述之緩衝電路，其中，一第一電流流過該電阻，在該運算轉導放大器之輸出端與該回授節點間產生一電壓差，以及該電壓差自該回授節點經由該運算轉導放大器之負輸入端造成一回授，以讓該運算轉導放大器輸出一第二電流至該分路電容，而使該第二電流實質上等於(approximately equal)該第一電流。
  4. 如申請專利範圍第1項所述之緩衝電路，其中，該參考電壓係在0~3.3伏特之間。
  5. 如申請專利範圍第1項所述之緩衝電路，其中，該負載電路之輸入電容係在0.1~10微微法拉(pF)之間。
  6. 如申請專利範圍第1項所述之緩衝電路，其中，該分路電容之電容值係大於該負載電路之一輸入電容一係數(factor)，該係數介於10~1000間。
  7. 如申請專利範圍第1項所述之緩衝電路，其中，該電阻係介於10~1000歐姆。
  8. 如申請專利範圍第1項所述之緩衝電路，其中，該緩衝電路完全於一積體電路中。
  9. 如申請專利範圍第1項所述之緩衝電路，其中，該分路電容為一外部元件。
  10. 如申請專利範圍第1項所述之緩衝電路，其中，該負載電路為該管線式類比至數位轉換器之一部份。
  11. 一種緩衝方法，包含：利用一運算轉導放大器輸出一第一電流至一分路電容，其中該第一電流對一參考節點與一回授節點之電壓差成實質上一比例；經由一受控於一邏輯訊號之一開關，耦接該回授節點一負載電路；以及經由一電阻耦接該分路電容至該回授節點，以讓一第二電流流過該電阻，而該第二電流實質上等於(approximately equal)該第一電流。
  12. 如申請專利範圍第11項所述之方法，其中，該負載電路為一開關電容電路。
  13. 如申請專利範圍第11項所述之方法，其中，一運算轉導放大器之之一正端耦接該參考電壓、一負端耦接一回授節點、一輸出端耦接該分路電容。
  14. 如申請專利範圍第11項所述之方法，其中，該參考電壓係在3.3~0伏特之間。
  15. 如申請專利範圍第11項所述之方法，其中，該負載電路之一輸入電容係在0.1~10微微法拉(pF)之間。
  16. 如申請專利範圍第11項所述之方法，其中，該分路電容之電容值係大於該負載電路之一輸入電容一係數(factor)，該係數介於10~1000間。
  17. 如申請專利範圍第11項所述之方法，其中，該電阻係介於10~1000歐姆。
  18. 如申請專利範圍第11項所述之方法，其中，該運算轉導放大器、該分路電容、該電阻、該開關與該負載電路於一積體電路中。
  19. 如申請專利範圍第11項所述之方法，其中該分路電容為該積體電路外之一外部元件。
  20. 如申請專利範圍第11項所述之方法，其中，該負載電路為該管線式類比至數位轉換器之一部份。
  21. 一種緩衝電路，包含：一運算轉導放大器，具有耦接一參考電壓之一正輸入端、耦接一回授節點之一負輸入端、經由一分路電容至一接地點之輸出端；一電阻，耦接該運算轉導放大器之輸出端至該回授節點；以及一負載電路，經由一受控於一邏輯訊號之一開關耦接該回授節點；其中，該分路電容之一阻抗實質上小於該負載電路之一輸入阻抗；其中，一第一電流流過該電阻，在該運算轉導放大器之輸出端與該回授節點間產生一電壓差，以及該電壓差自該回授節點經由該運算轉導放大器之負輸入端造成一回授，以讓該運算轉導放大器輸出一第二電流至該分路電容，而使該第二電流實質上等於(approximately equal)該第一電流。
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