TWI502743B - 降低凱爾文接觸阻抗以及擊穿電壓的整合mosfet元件及方法 - Google Patents

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Description

降低凱爾文接觸阻抗以及擊穿電壓的整合MOSFET 元件及方法
本發明主要是關於一種半導體元件結構領域。更確切的說，本發明是關於製備一種帶有特定元件性能參數的整合MOSFET元件的元件結構，及其有關的製備方法。
如今的半導體元件，例如金屬氧化物半導體場效電晶體(MOSFET)通常是特徵尺寸很小的高密度元件。例如，現在所使用的一些MOSFET的壁對壁間距尺寸約為1-2微米。隨著元件尺寸的減小，元件中隨之縮小的接觸電極以及閘極氧化物的厚度，都導致凱爾文接觸阻抗令人反感地大幅地增加，擊穿電壓卻降低。這個問題在經常傳導高電流以及需要高擊穿電壓的功率MOSFET元件中更加突出。
本發明的目的是提供一種帶有特定元件性能參數的整合MOSFET元件的元件結構，及其有關的製備方法，能夠降低凱爾文接觸阻抗以及擊穿電壓。
為了達到上述目的，本發明提供了一種降低凱爾文接觸阻抗以及擊穿電壓的整合MOSFET元件，該半導體元件在X-Y-Z笛卡爾坐標系中表示，X-Y平面平行於其主半導體芯片平面，其中，半導體元件包含：一汲極，平行於X-Y平面，外延層覆蓋在汲極上方；一凱爾文接觸本體，設置在外延層中，凱爾文接觸源極嵌入在凱爾文接觸本體中；一閘極溝槽，平行於Z-軸，延伸到外延層中，閘極設置在閘極溝槽中；一下部接觸溝槽，平行於Z-軸，延伸穿過凱爾文接觸源極和至少部分凱爾文接觸本體，分別限定裸露的垂直源極接觸表面及其裸露的垂直本體接觸表面；一位於凱爾文接觸源極和閘極溝槽上方之電介質材料層；以及一位於電介質材料層上方之金屬層，其中這兩個層形成圖案，使得：電介質材料層具有一上部溝槽延伸物，位於下部接觸溝槽上方；上部溝槽延伸物的X-Y剖面尺寸大於下部接觸溝槽的X-Y剖面尺寸，從而限定平面台面結構平行於X-Y平面，並且位於一部分凱爾文接觸源極上方；金屬層具有一頂部金屬平面，平行於X-Y平面，上部電極延伸物和下部電極部分相繼向下延伸，分別穿過上部溝槽延伸物和下部接觸溝槽；以及，所形成的MOSFET元件，其主元件電流在閘極的控制下，流經凱爾文接觸源極以及汲極之間，具有較低的本體凱爾文接觸阻抗，以及由於凱爾文接觸源極來自平面台面結構的附加的裸露頂部接觸表面區，源極凱爾文接觸阻抗低於不帶所述的平面台面結構的MOSFET元件；並且，下部電極部分和外延層構成一與MOSFET元件並聯的相應的肖特基二極體。
上述的半導體元件，其中，凱爾文接觸源極的重摻雜子區為一源極接觸植入物，位於下部電極部分附近，而凱爾文接觸源極的輕摻雜子區位於其一側，遠離下部電極部分。
上述的半導體元件，其中，凱爾文接觸本體的載流子類型與外延層的載流子類型相反，凱爾文接觸本體的重摻雜子區為基板接觸植入物，位於下部電極部分附近，而凱爾文接觸源極的輕摻雜子區位於其一側，遠離下部電極部分。
上述的半導體元件，其中，外延層更包含一外延增強部分，其載流子類型與外延層相同，在下部電極部分下方植入，其中調節外延增強部分的幾何形狀以及摻雜濃度，使肖特基二極體的擊穿電壓低於MOSFET元件的擊穿電壓，從而避免在沒有肖特基二極體的情況下，MOSFET元件擊穿發生可能的不必要的元件損壞。
上述的半導體元件，其中，半導體元件在外延增強部分的載流子濃度高於外延層。
上述的半導體元件，其中，下部接觸溝槽平行於Z-軸，穿過凱爾文接觸源極和凱爾文接觸本體，延伸到外延層中。
上述的半導體元件，其中，外延層更包含一降低漏電流植入物，其載流子類型與外延層相反，植入在外延增強部分下方，以降低半導體元件的漏電流IDSS。
上述的半導體元件，其中，半導體元件的壁對壁間距尺寸小於或等於1.4微米。
上述的半導體元件，其中，平面台面結構的寬度(沿X-Y平面)約為0.02微米至0.6微米之間。
上述的半導體元件，其中，外延層和外延增強部分為N-型。
上述的半導體元件，其中，半導體元件更包含一閘極滑道溝槽，平行於Z-軸，延伸到外延層中，一閘極滑道設置在閘極滑道溝槽中，一下部閘極接觸電極部分形成在閘極滑道頂部，一凱爾文接頭位於閘極滑道中，以及下部閘極接觸電極部分的一側。
本發明更提供了一種用於製備半導體元件脂方法，在X-Y-Z笛卡爾坐標系中表示，X-Y平面平行於其主半導體芯片平面，其方法包含：步驟a，在覆蓋著半導體基板的外延層中，製備一閘極溝槽，並且在其中設置閘極材料；步驟b，在外延層中製備一基板區，在基板區上方製備一源極區，在閘極溝槽和源極區上方，製備一電介質區；步驟c，打通上部溝槽延伸物，其垂直側壁藉由寬度UTXW限定，穿過電介質區，並且相繼植入，穿過上部溝槽延伸物，上部重摻雜的嵌入源極植入島以及下部重摻雜的嵌入基板植入島，帶有：嵌入源極植入島嵌入在源極區中，至少水平觸及上部溝槽延伸物的側壁；嵌入基板植入島嵌入在基板區中，至少水平觸及上部溝槽延伸物的側壁；步驟d，製備一厚度為ISLT的中間墊片層，覆蓋電介質區中的頂部和上部溝槽延伸物；步驟e，穿過中間墊片層的底部，各向異性地打通源極區和至少部分基板區，而水平方向上受中間墊片層的限制，下部接觸溝槽(LCT)的寬度LCTW=UTXW-2×ISLT，從而同時形成凱爾文接觸源極電極以及凱爾文接觸本體電極，位於下部接觸溝槽的側壁上；步驟f，除去中間墊片層， 從而暴露出凱爾文接觸源極附加的裸露頂部接觸表面區，相應地降低源極凱爾文接觸阻抗；以及步驟g，製備一金屬層，填充下部接觸溝槽、上部溝槽延伸物，並且覆蓋電介質區，從而由金屬層的下部電極部分以及外延層，製成MOSFET的半導體元件以及並聯肖特基二極體。
上述的方法，其中，植入上部重摻雜的嵌入源極植入島包含使源極摻雜物的相應的植入束傾斜的平面角，相當於從Z-軸傾斜7度至15度之間，以確保嵌入源極植入島水平延伸到上部溝槽延伸物的側壁上方。
上述的方法，其中，製備中間墊片層包含：步驟d1，放置一下部墊片子層，覆蓋電介質區的頂部和上部溝槽延伸物；以及步驟d2，放置一上部墊片子層，覆蓋下部墊片子層，使下部墊片子層和上部墊片子層的總厚度等於ISLT。
上述的方法，其中，下部墊片子層由氮化矽製成，厚度約為0.01微米至0.1微米之間；以及上部墊片子層由氧化矽製成，厚度約為0.01微米至0.5微米之間。
上述的方法，其中，各向異性地打通包含：步驟e1，各向異性地浸漬刻蝕，除去上部墊片子層所有的水平部分，完整地保留上部溝槽延伸物中的側壁；以及步驟e2，各向異性地浸漬刻蝕，水平方向上受中間墊片層側壁的限制，穿過中間墊片層底部的下部墊片子層、源極區以及至少部分基板區，從而打通所述的下部接觸溝槽。
上述的方法，其中，方法在步驟e和f之間更包含：步驟e3，在外延層中以及下部接觸溝槽下方，植入一外延增強部分，其載流子類 型與外延層相同，使肖特基二極體的擊穿電壓低於MOSFET元件的擊穿電壓，從而避免在沒有肖特基二極體的情況下，MOSFET元件擊穿發生可能的不必要的元件損壞。
上述的方法，其中，方法更包含：步驟e4，在外延層中以及外延增強部分下方，植入一漏電流降低植入物，其載流子類型與外延層相反，以降低半導體元件的漏電流IDSS。
本發明提供的降低凱爾文接觸阻抗以及擊穿電壓的整合MOSFET元件及其方法具有的優點是：一方面使肖特基二極體的擊穿電壓低於MOSFET元件的擊穿電壓，從而避免在沒有肖特基二極體的情況下，發生主MOSFET元件擊穿，對元件造成可能的不必要的損壞。另一方面，可以有效降低半導體元件的漏電流IDSS。
100‧‧‧元件
102‧‧‧元件
103‧‧‧N+-型半導體基板
104‧‧‧外延層
111、113、115‧‧‧溝槽
112a、112b‧‧‧接觸溝槽
117‧‧‧溝槽
121‧‧‧閘極氧化層
131、133、135‧‧‧閘極
140a~140d‧‧‧本體區
150a~150d‧‧‧源極區
160‧‧‧電介質材料層
160a~160c‧‧‧絕緣區
170a~170d‧‧‧區域
172、172a、172b‧‧‧金屬層
180a、180b‧‧‧電極
182a、182b‧‧‧外延增強部分
185a、185b‧‧‧P-材料
200‧‧‧製程
202~216‧‧‧步驟
300‧‧‧N-型基板
302‧‧‧二氧化矽層
304‧‧‧光致抗蝕劑層
310‧‧‧硬遮罩層
320‧‧‧二氧化矽
330‧‧‧犧牲層
340‧‧‧多晶矽
342‧‧‧閘極
344‧‧‧閘極頂面
346‧‧‧頂層
348‧‧‧頂面
350‧‧‧光致抗蝕劑層
360a~360d‧‧‧基板區
360e‧‧‧基板區
362‧‧‧氧化層
365‧‧‧電介質區
366‧‧‧源極區
402‧‧‧閘極滑道溝槽
404‧‧‧主動溝槽
600‧‧‧半導體基板
602‧‧‧外延層
606a、606b‧‧‧上部溝槽延伸物
608a、608b‧‧‧垂直側壁
613‧‧‧束
614a、614b、616a、616b‧‧‧植入島
615‧‧‧束
620‧‧‧下部墊片子層
622‧‧‧上部墊片子層
624‧‧‧中間墊片層
630a、630b‧‧‧下部接觸溝槽
632a‧‧‧凱爾文接觸源極
632b、634b‧‧‧凱爾文接頭
633a‧‧‧頂部接觸表面區
633b‧‧‧底部接觸表面區
634a‧‧‧凱爾文接觸本體
640‧‧‧金屬層
641‧‧‧上部電極延伸物
642‧‧‧下部電極部分
648‧‧‧植入束
650‧‧‧外延增強部分
652‧‧‧肖特基二極體
660a、660b‧‧‧下部接觸溝槽
668‧‧‧植入束
670‧‧‧外延增強部分
672‧‧‧肖特基二極體
680‧‧‧IDSS-降低植入物
As‧‧‧砷
B‧‧‧硼
ISLT‧‧‧厚度
LCTW‧‧‧寬度
LSSL‧‧‧下部墊片子層
UTXW‧‧‧寬度
為了說明本發明的多個實施例，請參見附圖。然而，這些附圖並不用於侷限本發明的範圍，僅用於解釋說明。第1A至1B圖摘自申請號12/317,629，表示擊穿電壓降低的雙擴散金屬氧化物半導體(DMOS)元件的實施例之剖面圖；第2圖摘自申請號12/317,629，表示用於製備DMOS元件製程的實施例之流程圖；第3A至3N圖摘自申請號12/317,629，詳細說明用於製備MOSFET元件的部分製程之元件剖面圖；第4A圖表示申請號12/317,629中稍作變化，第3N圖所示的元件稍作變化後之剖面圖； 第4B至4I圖表示依據第4A圖，本發明所述的用於製備MOSFET元件的詳細製備製程之元件剖面圖；以及第5A至5D圖表示依據第4E圖，本發明所述的用於製備MOSFET元件的可選實施例的製備製程之元件剖面圖。
本說明及圖式僅用於說明本發明的一個或多個現有的較佳實施例，也用於說明典型的可選件或可選實施例。所述的說明及附圖用於解釋說明，並不侷限于本發明。因此，本領域的技術人員應瞭解變化、修正及可選方案。這些變化、修正及可選方案也應認為在本發明的範圍內。
第1A圖表示降低擊穿電壓的雙擴散金屬氧化物半導體(DMOS)元件的一個實施例之剖面圖。在本實施例中，元件100包括一個形成在N+-型半導體基板103背部的汲極。汲極區延伸到的N+-型半導體覆蓋基板103的外延層104中。在外延層104中刻蝕閘極溝槽(例如111、113和115)。閘極氧化層121形成在閘極溝槽中。閘極131、133和135分別設置在閘極溝槽111、113和115中，並且藉由氧化層，與外延層絕緣。閘極是由多晶矽等導電材料製成的，氧化層是由熱氧化物等絕緣材料製成的。確切地說，閘極溝槽111位於帶有閘極滑道131的端接區中，以便連接閘極接觸金屬。正因如此，閘極滑道溝槽111可以比主動閘極溝槽113和115更寬、更深。此外，閘極滑道溝槽111與它附近的主動溝槽(在這種情況下是溝槽113)之間的間距，大於主動閘極溝槽113和115之間的間距。
源極區150a-150d分別嵌入在本體區140a-140d中。源極區從基板的頂面開始向下延伸到基板中。儘管本體區沿所有閘極溝槽的側壁植入，但是源極區僅僅植入到主動閘極溝槽附近，而不是閘極滑道溝槽附近。在本實施例中，133等閘極具有一個閘極頂面，延伸到源極所嵌入的本體中的頂面上。這種結構確保閘極與源極重疊，使源極區比帶有凹陷閘極的元件的源極區更淺，並且提高元件的效率及性能。不同的實施例中，閘極頂面延伸到源極-本體接面上的量也有所不同。在一些實施例中，元件的閘極並不延伸到源極-本體區的頂面上。
在實際運行時，汲極區和本體區共同作為一個二極體，稱為體二極體。電介質材料層160設置在閘極上方，使閘極與源極-基板接頭絕緣。電介質材料在閘極上方以及基板和源極區上方，形成160a-160c等絕緣區。適宜的電介質材料包括熱氧化物、低溫氧化物(LTO)、含有硼酸的矽玻璃(BPSG)等。
複數個接觸溝槽112a-112b形成在源極附近的主動閘極溝槽和本體區之間。由於這些溝槽靠近由源極和基板區構成的元件主動區，因此這些溝槽也稱為主動區接觸溝槽。例如，接觸溝槽112a穿過源極和基板延伸，在溝槽附近構成源極區150a-150b和本體區140a-140b。與之相反，形成在閘極滑道131上方的溝槽117，並不位於主動區附近，因此溝槽117並不是主動區接觸溝槽。由於金屬層172a連接到設置在溝槽中的閘極訊號，因此溝槽117也稱為閘極接觸溝槽或閘極滑道接觸溝槽。閘極訊號藉由第三維度上的溝槽111、113和115之間的互連(圖中沒有表示出)，反饋到主動閘極133和135。金屬層172a與金屬層172b分開， 金屬層172b藉由接觸溝槽112a-112b連接到源極和本體區，作為電源。在本實施例中，主動區接觸溝槽和閘極接觸溝槽的深度大致相同。
在本實施例中，基板中以及沿主動區接觸溝槽側壁的區域(例如170a-170d)都用P型材料重摻雜，以構成P+-型區，也稱為基板接觸植入。包含基板接觸植入可以確保在基板和源極金屬之間形成歐姆接觸，從而使源極和基板的電勢相同。
導電材料沉積在接觸溝槽112a-112b以及閘極接觸溝槽117中，以構成接觸電極。在主動區中，接觸電極和汲極區構成肖特基二極體，肖特基二極體與體二極體並聯。肖特基二極體降低體二極體的正向電壓降，並使儲存電荷達到最小，使MOSFET更加高效。使用一個可以同時為N-汲極製備肖特基接頭，以及為P+基板和N+源極製備良好的歐姆接頭的單獨金屬，製備電極180a-180b。可以使用鈦(Ti)、鉑(Pt)、鈀(Pd)、鎢(W)等金屬或任意其他合適的材料。在一些實施例中，金屬層172是由鋁(Al)或Ti/氮化鈦(TiN)/Al堆棧製成的。
在傳統的功率MOSFET元件中，形成在接觸電極和汲極之間的肖特基二極體的擊穿電壓，通常與體二極體的擊穿電壓一樣高。在這種元件中，發生擊穿之前，在閘極底部附近會建立起巨大的電場，對閘極氧化物造成損壞。在元件100中，藉由植入與接觸溝槽112a和112b下方的外延層相同的載流子類型的摻雜物，來降低元件的擊穿電壓。所產生的外延增強部分(也稱為擊穿電壓降低植入)182a和182b與外延層具有相同的載流子類型，但其濃度更高。在本實施例中，外延層的載流子類型為N-型(即電子為多數載流子，空穴為少數載流子)，外延增強 部分也是N-型。在實施例中，如果外延層的載流子類型為P-型(即電子為少數載流子，空穴為多數載流子)，那麼外延提高植入物也是P-型。外延提高植入物降低了形成在接觸電極和汲極之間的肖特基二極體的擊穿電壓。由於肖特基二極體與體二極體並聯，擊穿電壓較低，所以元件整體的擊穿電壓也不高。一旦建立起高電場時，肖特基二極體會首先擊穿，傳導電流耗散電荷，從而防止電場損壞閘極氧化物。外延提高植入物的製備將在下文中詳細介紹。外延提高植入物的厚度和濃度取決於所需要的擊穿電壓，厚度越厚、植入物濃度越高，所導致的擊穿電壓越低。在一個示例中，引入外延增強部分之後，元件的擊穿電壓從38V降至22V。
第1B圖表示擊穿電壓降低的DMOS元件的一個實施例之剖面圖。在本實施例中，元件102中除了P-材料185a和185b的薄層分別形成在接觸溝槽112a和112b的下方之外，其他都與元件100類似。低植入二極體形成在接觸溝槽112a和112b底部下方的基板或汲極結處，而不是製備肖特基二極體。P-材料的這些層提高了低植入二極體的正向電壓降(Vfd)，降低了漏電流，因此也稱為二極體提高層。這將在下文中詳細介紹，在一些實施例中，二極體提高層是利用與製備基板接觸植入物相同的製程步驟製備的。二極體提高層的摻雜濃度遠低於基板接觸植入區170a-d的摻雜濃度，因此二極體提高層在反向偏壓下完全耗盡，而在正向偏壓下，二極體提高層的摻雜濃度卻足夠高，因此不會耗盡。二極體提高層的厚度取決於低植入二極體所需的正向電壓量，層厚越厚，正向電壓降越高。
與元件100類似，元件102的植入物中也含有與外延層載流子類型相同的摻雜物。所製成的外延層提高部分(也稱為擊穿電壓降低植入物)182a和182b形成在二極體提高層185a和185b的下方，其載流子類型與外延層相同，但濃度較高，以降低低植入二極體的擊穿電壓，防止電場損壞閘極氧化物。
上述實施例使用N-型基板(即上方生長有N.sup.-外延層的N.sup.+矽晶圓)作為元件的汲極。在一些實施例中，使用的是P-型基板，元件具有N-型基板接觸植入物和P-型外延提高層。
第2圖表示用於製備DMOS元件製程的一個實施例之流程圖。在步驟202處，閘極溝槽形成在覆蓋著半導體基板的外延層中。在步驟204處，在閘極溝槽中沉積閘極材料。在步驟206處，製備基板。在步驟208處，製備源極。在步驟210處，製備接觸溝槽。在步驟212處，製備基板接觸植入物。在步驟214處，製備外延提高層。在步驟216處，在接觸溝槽中沉積接觸電極。要製備上述100和102等MOS元件的不同實施例，可以改變製程200及其步驟。
第3A至3S圖所示的元件剖面圖，詳細說明了用於製備MOSFET元件製程的示例。第3A至3J圖表示閘極的製備。在第3A圖中，二氧化矽層302藉由沉積或熱氧化，形成在N-型基板300上。在不同的實施例中，氧化矽的厚度從100埃到30000埃不等。可以使用其他厚度。根據閘極所需的高度，選擇厚度。利用溝槽遮罩，在氧化層上方旋塗一個光致抗蝕劑層304，並形成圖案。
在第3B圖中，除去裸露區域中的二氧化矽，保留二氧化矽硬遮罩310，用於矽刻蝕。在第3C圖中，各向異性地刻蝕矽，留下320等溝槽。在溝槽中沉積閘極材料。之後在溝槽中形成的閘極，它們的側邊與基板頂面基本垂直。在第3D圖中，回刻二氧化矽硬遮罩310一定量，使刻蝕後，溝槽側壁仍然與硬遮罩的邊緣基本對準。本實施例中，由於利用二氧化矽硬遮罩刻蝕會保留比較筆直的溝槽側壁，這些側壁與掩埋的側壁相互對準，因此所用的二氧化矽為遮罩材料。也可以使用其他適宜的材料。硬遮罩刻蝕通常使用其他類型的材料，例如氮化矽(Si3N4)，這會使刻蝕後的溝槽側壁帶有一定的曲率，這在閘極製備的後續製程中並不十分理想。
在第3E圖中，各向異性地刻蝕基板，使溝槽的底部圓滑。在一些實施例中，溝槽的深度約為0.5-2.5微米，寬度約為0.2-1.5微米；也可以使用其他尺寸。為了提供一個平滑的表面，生長閘極電介質材料，要在溝槽中生長二氧化矽的犧牲層330。然後藉由濕刻蝕製程，除去該層。在第3G圖中，在溝槽中熱生長一層二氧化矽320，作為電介質材料。
在第3H圖中，沉積多晶矽340填滿溝槽。在這種情況下，摻雜多晶矽，獲得適宜的閘極電阻。在一些實施例中，在沉積多晶矽層(原位)時，進行摻雜。在一些實施例中，沉積後摻雜多晶矽。在第3I圖中，回刻二氧化矽上方的多晶矽層，以製備342等閘極。在這時，閘極頂面344仍然比二氧化矽的頂面348低；然而，閘極的頂面344卻高於矽的頂層346，這取決於硬遮罩層310的.厚度。在一些實施例中，多晶矽回刻時並沒有使用遮罩。在一些實施例中，在多晶矽回刻時使用遮罩，是 為了避免在後續的基板植入製程中使用額外的遮罩。在第3J圖中，除去二氧化矽硬遮罩。在一些實施例中，使用乾刻蝕，除去硬遮罩。當遇到頂部矽表面時，刻蝕製程停止，保留延伸到基板表面上方的多晶矽閘極，源極和基板摻雜物將植入到基板表面。在一些實施例中，閘極延伸到基板表面上方大約300埃至20000埃。也可以使用其他值。在一些實施例中，由於可以控制閘極在矽(Si)表面上方延伸的量，因此在一些實施例中，可以使用二氧化矽硬遮罩。然後，在晶圓上生長一個屏蔽氧化物。要製備帶有凹陷閘極多晶矽的元件時，可以簡化上述製程步驟。例如，在一些實施例中，溝槽製備可以使用光致抗蝕劑遮罩或非常薄的二氧化矽硬遮罩，從而使製成的閘極多晶矽不會延伸到Si表面上方。
第3K至3N圖表示製備源極和基板。在第3K圖中，利用基板遮罩，在基板表面上方的光致抗蝕劑層350形成圖案。由於光致抗蝕劑阻止摻雜物植入到帶遮罩的區域中，因此帶圖案的光致抗蝕劑層稱為基板塊。不帶遮罩的區域植入基板摻雜物。例如植入硼離子等摻雜物。在第3L圖中，除去光致抗蝕劑，並且加熱晶圓，使植入的基板摻雜物熱擴散，這一過程也稱為基板驅動。製備基板區360a-360d。在一些實施例中，植入基板摻雜物的能量約在30-600keV之間，劑量約為2e12-4e13個離子/cm2，所製成的最終的基板深度約為0.3-2.4微米。藉由改變植入能量、劑量以及擴散溫度等參數，可以獲得不同的深度。在擴散製程中，形成氧化層362。
第4A圖所示的剖面圖，表示依據本發明，對申請號12/317,629的製程稍作變化後，使第3N圖中所示元件發生變化。本領域 的技術人員應明確，製程的細微改變僅僅相當於如第3K圖所示，省去了利用基板遮罩，在基板表面上形成光致抗蝕劑層350的圖案。因此，第4A圖表示在外延層602的頂部，用基板摻雜物植入單獨的基板區360e，在基板植入物360e的頂部植入基板600和源極摻雜物366支撐外延層602，包圍著主動區中的主動閘極溝槽404。
在第4B圖中，藉由一個遮罩的各向異性刻蝕製程，打通上部溝槽延伸物(UTX)606a和上部溝槽延伸物606b，穿過電介質區365和氧化層362(UTX606a)，也穿過閘極滑道溝槽402(UTX606b)中的閘極滑道342的頂部。閘極滑道位於MOSFET芯片的周圍區域或端接區中，為MOSFET芯片主動區中的每個絕緣溝槽閘極提供電接觸，從而使閘極滑道溝槽402周圍不出現源極植入物。所形成在垂直側壁608a和608b限定了上部溝槽延伸物寬度(UTXW)。上部溝槽延伸物606a的寬度小於附近主動溝槽404限定的台面結構的寬度，上部溝槽延伸物606b的寬度小於閘極滑道342的寬度。然後，嵌入基板植入島(EBII)616a、616b的下部重摻雜(P+)，以及嵌入源極植入島(ESII)614a、614b的上部重摻雜(N+)，穿過上部溝槽延伸物606a、606b相繼植入。
嵌入源極植入島614a嵌入到源極植入物366中，至少水平觸及上部溝槽延伸物606a的側壁608a。嵌入源極植入島614b嵌入在閘極滑道342的頂部，閘極滑道342設置在閘極滑道溝槽402中，並且至少水平觸及上部溝槽延伸物606b的側壁608b。
嵌入基板植入島616a嵌入到基板區360e中，也至少水平觸及上部溝槽延伸物606a的側壁608a。嵌入源極植入島616b也嵌入在閘極 滑道342的頂部，閘極滑道342在閘極滑道溝槽402中，在嵌入源極植入島614b下方，並且也至少水平觸及上部溝槽延伸物606b的側壁608b。
如上所述，植入上部嵌入源極植入島614a、614b的砷(As)離子束613，以及植入下部嵌入源極植入島616a、616b的硼(B)離子束615，然而植入下部嵌入源極植入島616a、616b的束615可以僅僅垂直(平行於Z-軸)對準元件，同時，植入上部嵌入源極植入島614a、614b的束613應在與Z-軸成7度至15度左右的範圍內的平面角傾斜，以確保嵌入源極植入島614a、614b水平觸及到上部溝槽延伸物606a的側壁608a的上方。作為一個較典型的實施例，嵌入基板植入島616a、616b的厚度(Z-方向)可以從0.2微米至0.3微米，而嵌入源極植入島614a、614b的厚度約為0.1微米左右。例如，藉由在900攝氏度至1050攝氏度下進行20秒至30秒的快速熱製程(RTP)，可以活化各種植入島616a、616b、614a、614b。
第4C圖至第4D圖表示製備一個厚度為ISLT的中間墊片層(ISL)624，覆蓋電介質區365中的頂部及上部溝槽延伸物606a、606b。在第4C圖中，設置下部墊片子層(LSSL)620，覆蓋電介質區365中的頂部及上部溝槽延伸物606a、606b。在第4D圖中，設置上部墊片子層(USSL)622，覆蓋下部墊片子層620，使下部墊片子層和上部墊片子層的總厚度與所需的中間墊片層T相等。在一個較典型的實施例中，下部墊片子層620可以由厚度為0.01微米至0.1微米之間的氮化矽製成。相應地，上部墊片子層622可以由厚度為0.01至0.2微米之間的氧化矽製成。
如第4E圖至第4G圖所示，藉由上部溝槽延伸物606a進行各向異性的刻蝕，穿過中間墊片層624的底部、源極區366以及至少部分基板區360e，而水平方向上受中間墊片層624的限制，構成源極或基板接觸溝槽630a，並且穿過上部溝槽延伸物606b，穿過中間墊片層624的底部以及閘極滑道342的頂部，閘極滑道342設置在閘極滑道溝槽402中，形成下部接觸溝槽630b，其寬度為LCTW=UTXW-2×ISLT。第4E圖表示各向異性的浸漬刻蝕的結果，例如進行幾秒鐘的濕浸漬刻蝕，除去上部墊片子層622所有的水平部分，近乎完整地保留上部溝槽延伸物606a、606b中的垂直側壁。然後，第4F圖表示各向異性的乾刻蝕結果，而水平方向受到上部溝槽延伸物606a處的中間墊片層624側壁的限制，穿過中間墊片層624底部的下部墊片子層620、源極區366以及至少部分基板區360e，構成下部源極或基板接觸溝槽630a，並且穿過上部溝槽延伸物606b的中間墊片層624底部的下部墊片子層620，穿過閘極滑道溝槽402的閘極滑道342的頂部，構成下部接觸溝槽630b。因此，打通了下部接觸溝槽630a、630b。對於本領域具有通常知識者，在主動區中，所形成的凱爾文接觸源極632a(N+)連同源極區366(N-)構成帶有裸露垂直源極-接觸表面的凱爾文接觸源極電極。與此同時，所形成的凱爾文接觸本體634a(P+)連同基板區360e(P-)構成帶有裸露垂直的基板-接觸表面的凱爾文接觸本體電極。類似地，在端接區中，凱爾文接頭632b和634b形成在閘極接觸電極處。
第4G圖至第4I表圖示第4F圖的元件結構上方的額外改進。在第4G圖中，穿過上部溝槽延伸物606a和下部接觸溝槽630a植入N-外延 增強部分650，而上部溝槽延伸物606b和下部接觸溝槽630b不被植入(第4G圖中沒有表示出)，藉由植入束648，在外延區602中以及下部接觸溝槽630a下方。作為一個典型示例，外延增強部分650的摻雜物可以是摻雜濃度為3×1016/cm3的磷。
在第4H圖中，藉由各向同性刻蝕，除去中間墊片層624的剩餘層。要注意的是，這表示增加了裸露的頂部接觸表面區633a，其形狀為平面台狀，平行於X-Y平面，直接位於一部分凱爾文接觸源極632a(N+)上方。頂部接觸表面區633a與覆蓋著源極區366的氧化層362的底部基本共面。本發明的一個重要優勢在於，添加的裸露頂部接觸表面區633a會相應地降低源極凱爾文接觸電阻。雖然沒有表示出，上述製備的凱爾文接觸本體電極也會降低MOSFET元件的基板凱爾文接觸阻抗。對於本領域具有通常知識者，過高的源極凱爾文接觸阻抗或基板凱爾文接觸阻抗會開啟MOSFET元件中的寄生雙極電晶體，致使其受損，而在非箝位電感開關環境下工作。刻蝕製程還在閘極接觸溝槽630b中提供附加的裸露底部接觸表面區633b，其形狀為平面台狀，平行於X-Y平面，與覆蓋著源極區的氧化層362的底部或者源極區366的頂面基本共面。該附加的裸露頂部接觸表面區633b也有助於降低閘極接觸阻抗。雖然沒有明確表示出，但是本領域具有通常知識者應避免不必要的引起混淆的細節，作為本發明的一個實施例，可以僅僅填充下部接觸溝槽630a、630b、上部溝槽延伸物606a、606b以及覆蓋電介質區365，就可完成製備MOSFET。作為本發明的一個較典型的實施例，對於壁對壁間距小於或 等於1.4微米的半導體元件來說，平面台狀的寬度(沿X-Y平面)可以在0.02微米至0.6微米之間。
在第4I圖中，可以藉由通常下部接觸溝槽630a、630b、上部溝槽延伸物606a、606b以及覆蓋電介質區365，就可完成製備MOSFET。如第4I圖所示，金屬層640具有上部電極延伸物641以及下部電極部分642，接連向下延伸，分別穿過上部溝槽延伸物606a、606b以及下部接觸溝槽630a、630b。對於本領域具有通常知識者，製備金屬層640的詳細過程包括在最終的金屬填充製程之前，沉積鈦(Ti)/氮化鈦(TiN)和製備矽。而且，應明確MOSFET元件最初的元件電流在閘極342的控制下，流經凱爾文接觸源極632a和半導體基板600之間。本發明的一個重要方面在於，肖特基二極體652(第4I圖中虛線所圍區域)與並聯的主MOSFET元件同時製成。對於本領域具有通常知識者，外延增強部分650與外延區602的載流子類型相同，可以調節(藉由摻雜物濃度和幾何形狀)外延增強部分650，使肖特基二極體652的擊穿電壓低於主MOSFET元件的擊穿電壓。在一個較典型的實施例中，外延增強部分650的載流子濃度高於外延區602的載流子濃度。在這種情況下，可以避免在沒有肖特基二極體652時，發生主MOSFET元件擊穿，對元件造成可能的不必要的損壞。
第5A圖至第5D圖表示本發明額外發明的實施例。與如第4F圖所示的僅在基板區360e中部分各向異性地乾刻蝕或僅在閘極滑道溝槽402的閘極342的頂部乾刻蝕不同，在第5A圖中，各向異性的乾刻蝕進行地更加徹底，以至於所形成的下部接觸溝槽660a穿過基板區360e，一直 到外延區602中，所形成的下部接觸溝槽660b在閘極342中延伸得比基板區360e的底部更深。
在第5B圖中，相繼植入上部N-外延增強部分670以及下部P-型IDSS-降低植入物680，穿過上部溝槽延伸物606a和下部接觸溝槽660a，到外延層602中，而阻止上部溝槽延伸物606b和下部接觸溝槽630b被植入(第5B圖中沒有表示出)，以及；N-外延增強部分670嵌入在外延層602中，並且至少水平觸及下部接觸溝槽660a的側壁。
P-型IDSS-降低植入物680嵌入在外延層602中，也至少水平觸及下部接觸溝槽660a的側壁。此外，IDSS-降低植入物680位於外延增強部分670下方，並且與外延增強部分670分開。
本領域具有通常知識者應明確，摻雜物類型以及相應的植入束668的其他植入參數都應適當調節，以獲得所需的結果。然後，藉由各向同性的刻蝕，除去中間墊片層624的剩餘層(第5C圖)。
在第5D圖中，藉由製備金屬層640，填充下部接觸溝槽660a、660b、上部溝槽延伸物606a、606b，並且覆蓋電介質區365，完成製備MOSFET元件。如第5D圖所示，金屬層640具有一個上部電極延伸物641以及一個下部電極部分642，相繼向下延伸，分別穿過上部溝槽延伸物606a、606b以及下部接觸溝槽660a、660b。作為本發明的一個重要方面，肖特基二極體652(第5D圖中虛線所圍區域)與並聯的主MOSFET元件同時製成。與第4H圖和第4I圖所示的外延增強部分650類似，外延增強部分670的載流子類型與外延區602的載流子類型相同，可 以調節(藉由摻雜物濃度和幾何形狀)外延增強部分670，使肖特基二極體672的擊穿電壓低於主MOSFET元件的擊穿電壓。在一個較典型的實施例中，外延增強部分670的載流子濃度高於外延區602的載流子濃度。在這種情況下，可以避免在沒有肖特基二極體672時，藉由主MOSFET元件擊穿，對元件造成可能的不必要的損壞。另一方面，本領域具有通常知識者應明確，載流子類型與外延區602相反的P-型IDSS-降低植入物680，可以有效降低半導體元件的漏電流IDSS。
儘管上述說明包含了多個詳細參數，但是這些參數僅作為對本發明現有的較佳實施例的解釋說明，並不能據此侷限本發明的範圍。藉由說明及附圖，給出各種典型結構的典型實施例。對於本領域具有通常知識者應顯而易見，本發明可以用於各種其他特殊形式，上述各種實施例經過輕鬆修改，就可以適合於其他具體應用。例如，儘管第5D圖所示的外延區602以及外延增強部分670都是N-型，但是藉由適當轉換其他半導體元件區的導電類型，就可以將它們變成P-型。本發明的範圍不應侷限於上述說明中的典型實施例，而應由以下的申請專利範圍來界定。任何和所有來自於申請專利範圍中內容或同等範圍中的修正，都將被認為屬於本發明的保護範圍之內。
342‧‧‧閘極
360e‧‧‧基板區
365‧‧‧電介質區
402‧‧‧閘極滑道溝槽
404‧‧‧主動溝槽
600‧‧‧半導體基板
602‧‧‧外延層
640‧‧‧金屬層
641‧‧‧上部電極延伸物
642‧‧‧下部電極部分
652‧‧‧肖特基二極體

Claims (17)

  1. 一種半導體元件，在X-Y-Z笛卡爾坐標系中表示，X-Y平面平行於其主半導體芯片平面，該半導體元件包含：一汲極，平行於X-Y平面，外延層覆蓋在汲極上方；一凱爾文接觸本體，設置在外延層中，凱爾文接觸源極嵌入在凱爾文接觸本體中，該凱爾文接觸源極的重摻雜子區為一源極接觸植入物，位於下部電極部分附近，而凱爾文接觸源極的輕摻雜子區位於其一側，遠離下部電極部分；一閘極溝槽，平行於Z-軸，延伸到外延層中，閘極設置在閘極溝槽中；一下部接觸溝槽，平行於Z-軸，延伸穿過凱爾文接觸源極和至少部分凱爾文接觸本體，分別限定裸露的垂直源極接觸表面及其裸露的垂直本體接觸表面；一位於凱爾文接觸源極和閘極溝槽上方的電介質材料層；以及一位於電介質材料層上方的金屬層，其中這兩個層形成圖案，使得：(1)電介質材料層具有一上部溝槽延伸物，位於下部接觸溝槽上方；(2)上部溝槽延伸物的X-Y剖面尺寸大於下部接觸溝槽的X-Y剖面尺寸，從而限定平面台面結構平行於X-Y平面，並且位於一部分凱爾文接觸源極上方； (3)金屬層具有一頂部金屬平面，平行於X-Y平面，上部電極延伸物和下部電極部分相繼向下延伸，分別穿過上部溝槽延伸物和下部接觸溝槽；以及(4)所形成的MOSFET元件，其主元件電流在閘極的控制下，流經凱爾文接觸源極以及汲極之間，具有較低的本體凱爾文接觸阻抗，以及由於凱爾文接觸源極來自平面台面結構的附加的裸露頂部接觸表面區，源極凱爾文接觸阻抗低於不帶該平面台面結構的MOSFET元件；以及(5)下部電極部分和外延層構成一與MOSFET元件並聯的相應的肖特基二極體。
  2. 如申請專利範圍第1項所述之半導體元件，其中該凱爾文接觸本體的載流子類型與外延層的載流子類型相反，凱爾文接觸本體的重摻雜子區為基板接觸植入物，位於下部電極部分附近，而凱爾文接觸源極的輕摻雜子區位於其一側，遠離下部電極部分。
  3. 如申請專利範圍第1項所述之半導體元件，其中該外延層更包含一外延增強部分，其載流子類型與外延層相同，在下部電極部分下方植入，其中調節外延增強部分的幾何形狀以及摻雜濃度，使該肖特基二極體的擊穿電壓低於該MOSFET元件的擊穿電壓，從而避免在沒有肖特基二極體的情況下，該MOSFET元件擊穿發生可能的不必要的元件損壞。
  4. 如申請專利範圍第3項所述之半導體元件，其中該半導體元件在外延增強部分的載流子濃度高於外延層。
  5. 如申請專利範圍第3項所述之半導體元件，其中該下部接觸 溝槽平行於Z-軸，穿過凱爾文接觸源極和凱爾文接觸本體，延伸到外延層中。
  6. 如申請專利範圍第5項所述之半導體元件，其中該外延層包含一降低漏電流植入物，其載流子類型與外延層相反，植入在外延增強部分下方，以降低半導體元件的漏電流IDSS。
  7. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件的壁對壁間距尺寸小於或等於1.4微米。
  8. 如申請專利範圍第1項所述之半導體元件，其中該平面台面結構的寬度(沿X-Y平面)約為0.02微米至0.6微米之間。
  9. 如申請專利範圍第1項所述之半導體元件，其中該外延層和外延增強部分為N-型。
  10. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件更包含一閘極滑道溝槽，平行於Z-軸，延伸到外延層中，一閘極滑道設置在閘極滑道溝槽中，一下部閘極接觸電極部分形成在閘極滑道頂部，一凱爾文接頭位於閘極滑道中，以及下部閘極接觸電極部分的一側。
  11. 一種用於製備半導體元件之方法，在X-Y-Z笛卡爾坐標系中表示，X-Y平面平行於其主半導體芯片平面，該方法包含：步驟a，在覆蓋著半導體基板的外延層中，製備一閘極溝槽，並且在其中設置閘極材料；步驟b，在外延層中製備一基板區，在基板區上方製備一源極區，在閘極溝槽和源極區上方，製備一電介質區； 步驟c，打通上部溝槽延伸物，其垂直側壁藉由寬度UTXW限定，穿過電介質區，並且相繼植入，穿過上部溝槽延伸物，上部重摻雜的嵌入源極植入島以及下部重摻雜的嵌入基板植入島，帶有：嵌入源極植入島嵌入在源極區中，至少水平觸及上部溝槽延伸物的側壁；嵌入基板植入島嵌入在基板區中，至少水平觸及上部溝槽延伸物的側壁；步驟d，製備一厚度為ISLT的中間墊片層，覆蓋電介質區中的頂部和上部溝槽延伸物；步驟e，穿過中間墊片層的底部，各向異性地打通源極區和至少部分基板區，而水平方向上受中間墊片層的限制，下部接觸溝槽的寬度LCTW=UTXW-2×ISLT，從而同時形成凱爾文接觸源極電極以及凱爾文接觸本體電極，位於下部接觸溝槽的側壁上；步驟f，除去中間墊片層，從而暴露出凱爾文接觸源極附加的裸露頂部接觸表面區，相應地降低源極凱爾文接觸阻抗；以及步驟g，製備一金屬層，填充下部接觸溝槽、上部溝槽延伸物，並且覆蓋電介質區；從而由金屬層的下部電極部分以及外延層，製成MOSFET的半導體元件以及並聯肖特基二極體。
  12. 如申請專利範圍第11項所述之方法，其中該植入上部重摻雜的嵌入源極植入島包含使源極摻雜物的相應的植入束傾斜 的平面角，相當於從Z-軸傾斜7度至15度之間，以確保嵌入源極植入島水平延伸到上部溝槽延伸物的側壁上方。
  13. 如申請專利範圍第11項所述之方法，其中該製備中間墊片層包含：步驟d1，放置一下部墊片子層，覆蓋電介質區的頂部和上部溝槽延伸物；以及步驟d2，放置一上部墊片子層，覆蓋下部墊片子層；使下部墊片子層和上部墊片子層的總厚度等於ISLT。
  14. 如申請專利範圍第13項所述之方法，其中該下部墊片子層由氮化矽製成，厚度約為0.01微米至0.1微米之間；以及上部墊片子層由氧化矽製成，厚度約為0.01微米至0.5微米之間。
  15. 如申請專利範圍第13項所述之方法，其中該各向異性地打通包含：步驟e1，各向異性地浸漬刻蝕，除去上部墊片子層所有的水平部分，完整地保留上部溝槽延伸物中的側壁；以及步驟e2，各向異性地浸漬刻蝕，水平方向上受中間墊片層側壁的限制，穿過中間墊片層底部的下部墊片子層、源極區以及至少部分基板區，從而打通該下部接觸溝槽。
  16. 如申請專利範圍第11項所述之方法，其中該方法在步驟e和f之間更包含：步驟e3，在外延層中以及下部接觸溝槽下方，植入一外延增強部分，其載流子類型與外延層相同，使該肖特基二極體的 擊穿電壓低於該MOSFET元件的擊穿電壓，從而避免在沒有肖特基二極體的情況下，MOSFET元件擊穿發生可能的不必要的元件損壞。
  17. 如申請專利範圍第16項所述之方法，其中該方法更包含：步驟e4，在外延層中以及外延增強部分下方，植入一漏電流降低植入物，其載流子類型與外延層相反，以降低半導體元件的漏電流IDSS。
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