TWI497643B - 用於半導體裝置的超填隙金屬接觸貫穿孔 - Google Patents

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Description

用於半導體裝置的超填隙金屬接觸貫穿孔
本發明係關於半導體裝置及其製造，尤其係關於具有金屬貫穿孔的半導體裝置及其製造。
傳統半導體晶片包括像是電晶體的主動裝置，以及稱為導電內連線、將電晶體連接在一起，通知積體電路執行晶片功能的配線。一般對於每一世代的半導體晶片而言，電晶體與導電內連線的尺寸越來越小，主要要在所製作的晶片尺寸內塞入更多電晶體(與功能)。
半導體晶片通常具有主動半導體裝置區域，其與晶片的頂端或主要表面相鄰。主動區域通常位於水平方向，與頂端表面平行。導電內連線包括在與電晶體上方之頂端表面的水平方向內佈局之配線線路，導電內連線也包括屬於垂直導電元件的貫穿孔，其將在晶片一層上水平佈局的配線線路連接至在晶片不同層上水平佈局的其他配線線路。特殊貫穿孔類型已知為「接觸貫穿孔」，其垂直連接在晶片一層上像是電晶體這類元件與在該層上像是配線線路的其他元件。在CMOS(互補金屬氧化物半導體(complementary metal oxide semiconductor))晶片內，接觸貫穿孔通常連接至電晶體的源極、汲極或閘極。接觸貫穿孔的結構非常窄，不得比最小光微影部件尺寸或具有可繪製最小寬度圖案的晶片元件之「基本規則」還要寬，例如：接觸貫穿孔的寬度與晶片電晶體的閘極導體寬度一樣小。接觸貫穿孔也可具有相當於其寬度的較大高度。接觸貫穿孔通常考慮為「高深寬比」元件，因為接觸貫穿孔的高度可超過寬度1.5倍。當填充金屬時，高深寬比開口通常比非高深寬比開口需要更大程度的處理控制。
在先進的半導體晶片中，配線通常主要由銅構成。因為銅的導電性高，幾乎是元素金屬中最高的，所以產生優良的電氣特性。不過，需要特殊處理能讓銅用於導電內連線。銅會擴散進入矽以及某些介電材料之內，像是二氧化矽，進而改變這些材料的屬性。為了避免這種結果，在介電層內的長條開口中形成銅內連線，並且使用特殊覆蓋層避免銅離子遷徙進入介電層。接觸貫穿孔內通常不使用銅，因為難以控制製程形成所需的內襯與覆蓋層，來包覆開口內的銅。
即使晶片上的配線線路包括銅，通常利用像是化學氣相沉積(CVD，chemical vapor deposition)或物理氣相沉積(PVD，physical vapor deposition)這類製程，將像是鎢這類耐火金屬沉積進入接觸開口來形成接觸貫穿孔。儘管鎢的塊狀材料電阻率(5.6微歐姆公分)大於銅的塊狀材料電阻率(1.7微歐姆公分)，不過多年來還是都使用鎢。鎢能夠填入高深寬比開口，並且鎢不會像銅那樣過多遷徙進入介電材料。不過，接觸貫穿孔的尺寸越來越小，造成鎢的效果大不如前。
請參閱圖1A，在晶圓20的介電層內形成孔洞12。該孔洞通常一部分露出底下的部件，像是與孔洞12的底部表面14對齊之矽化物或摻雜半導體區域8。一開始在孔洞的底部表面14並且沿著壁面16形成黏著層與障礙層(圖1A內都未顯示)。CVD製程在介電層內的孔洞12之底部表面14與壁面16之上沉積共形的鎢層10。該製程也在晶圓20的已露出主要表面18之上沉積鎢。如圖1B內所示，隨著沉積進行，壁面16上所沉積鎢層的厚度22均勻增加。最後當填滿該孔洞時，沉積的鎢10形成往垂直方向26(即從底部表面14往該孔洞的高度方向)延伸的接縫24(圖1C)。在該接縫上，所沉積的鎢不會完全填滿該孔洞，而是存在由空氣或其他材料佔據的空穴。接縫24以及任何空穴所佔用的體積，會讓接觸貫穿孔的導電性差於完全填滿金屬的接觸貫穿孔之導電性。
根據本發明的態樣，提供一種製造具有導電貫穿孔的半導體裝置之方法。在這種方法當中，在一介電層的表面上沉積一晶種層，重疊一晶圓的半導體區域。該晶種層也可沉積到該介電層內之一孔洞的內部表面上。該孔洞的尺寸在沿著該介電層表面的方向內比大約50奈米還小。該晶種層可包括選自於由該金屬銥、鋨、鈀、鉑、銠以及釕所構成群組中的至少一金屬。該晶種層就定位後，該晶種層可鍍上基本上由鈷構成的一層，以形成該孔洞內的一導電貫穿孔。該鈷層可形成，如此覆蓋該介電層的表面。通常該導電貫穿孔會與一電晶體的區域電連通，該導電貫穿孔可與包括半導體或導電材料的區域導電連通，像是摻雜半導體區域或矽化物，該導電貫穿孔可用在該孔洞內不會形成接縫或空穴的方式來形成。
根據本發明的一個態樣，提供一種製造具有接觸貫穿孔的半導體元件之方法。在這種方法中，在一介電層內形成一孔洞，以至少露出包括半導或導電材料的至少其中之一的區域之一部分。一晶種層可沉積在該介電層的主要表面之上以及該孔洞內的表面之上。在一個具體實施例內，該晶種層可包括選自於由銥、鋨、鈀、鉑、銠以及釕所構成的群組中之至少一金屬。基本上由鈷構成的一層可電鍍到該晶種層之上或該孔洞內的該晶種層上，以形成與該區域導電連通的一接觸貫穿孔。
在特定具體實施例內，形成孔洞的步驟可至少露出摻雜半導體材料或矽化物的至少其中之一的一部分。該孔洞可在半導或導電材料的區域上具有底部表面，並且該底部表面可具有大約50奈米或以下的寬度。電鍍步驟可執行，如此形成該導電貫穿孔，但不會形成往該區域之上該孔洞高度的方向內延伸之接縫。該電鍍步驟可由包括抑制鈷沉積在該孔洞的壁面上的製程來執行。
電鍍步驟可執行，如此形成覆蓋介電層的主要表面之一鈷層。在一個具體實施例內，覆蓋該介電層的主要表面之鈷層可接著由包括化學機械研磨(CMP，chemical mechanical polishing)的一製程移除。在特定具體實施例內，可執行該電鍍步驟，如此形成該鈷層，其厚度為4000埃或大於該介電層的主要表面。針對直徑300毫米的晶圓，該鈷層從該主要表面算起的厚度會有最多200埃的累加變化(one-sigma variation)。
在特定具體實施例內，形成晶種層的步驟可包括用釕氣相沉積來形成該晶種層。另外，也可利用釕原子層沉積(ALD，atomic layer deposition)來形成該晶種層。
在一個具體實施例內，方法可包括在形成晶種層之前，在孔洞內沉積一導電阻障層。該方法可另外或額外包括在該孔洞內電鍍鈷層之前，在該晶種層之上形成一導電阻障層。
在特定具體實施例內，形成一導電內連線以覆蓋導電連通的該導電貫穿孔。
在一個具體實施例內，執行電鍍步驟而不會在接觸開口內形成一空穴。
本發明的其他態樣可包括具有導電貫穿孔的半導體裝置，這種半導體裝置可包括一區域，該區域包括半導或導電材料的至少其中之一。一介電層可覆蓋該區域，並且具有至少部分露出該區域的一孔洞。一晶種層可覆蓋該孔洞內介電層的表面。在一個範例中，該晶種層基本上由選自於由銥、鋨、鈀、鉑、銠以及釕所構成的群組中的至少一金屬構成。一鈷層可覆蓋該孔洞內的晶種層。該導電貫穿孔可無接縫或空穴。
在一個具體實施例內，該孔洞可在該區域上具有底部表面。該底部表面的寬度在沿著該區域表面的一方向內大約是50奈米或更小。在特定具體實施例內，該區域可包括一矽化物。
在一個具體實施例內，晶種層的厚度小於大約40奈米，並且厚度可小於大約10埃。在特定具體實施例內，該晶種層可包括釕的一或多原子單層。
在一個具體實施例內，在晶種層與鈷層之間可提供一導電阻障。
本發明者認清若仍舊無法解決接觸貫穿孔內的接縫與空穴時，這些接縫與空穴對於目前或未來半導體技術世代內的導電內連線會產生重大問題。接縫或空穴會提高接觸貫穿孔的電阻，導致裝置效能退化。這對於接觸貫穿孔的導電性以及可靠性會有更嚴重衝擊，因為未來接觸貫穿孔的寬度更小。同時，接縫與發生在接縫上的空穴所佔用之體積並未如預期降低。未來接觸貫穿孔上接縫的最終結果為：接縫與空穴佔用接觸貫穿孔內總體積的絕大多比例。若可能的話，使用金屬填隙製程應該可避免此結果，因為能夠在填入接觸貫穿孔時避免形成接縫，並且降低發生空穴的可能性。尤其是，當填滿具有寬度等於或小於根據目前所發展32奈米CMOS技術的半導體晶片內所形成的接觸貫穿孔之接觸開口時，應該能避免產生接縫與空穴。
圖2A顯示在根據本說明書具體實施例形成接觸貫穿孔的方法中，早期製造階段上基板的介電層120內之接觸開口112或孔洞。接觸開口112露出裝置區域108，即摻雜的半導體區域或半導體裝置的矽化物區域。當形成接觸貫穿孔的製程完成時，該接觸貫穿孔提供摻雜的半導體區域或半導體裝置的矽化物區域，與像是覆蓋半導體裝置的金屬配線層這類導電配線層間之導電連接。根據技術世代的基本規則，該接觸開口或孔洞通常具有幾十奈米的寬度115。在一個範例中，該寬度小於50奈米並且可小於40奈米或甚至更小。在一個範例中，寬度115可大約30奈米。裝置區域108上的主要表面118上開口的高度130可為幾百奈米，如此開口高寬(H/W)比通常大於一，例如並且不設限：在某些技術世代中，接觸開口存在七或更高的高寬比。在一個範例中，根據32奈米基本規格CMOS技術，在半導體晶片內提供接觸貫穿孔。該接觸貫穿孔在貫穿孔底部具有大約40奈米的寬度，即在貫穿孔電性接觸下面結構之處，像是摻雜的半導體區域，或貫穿孔接觸連接至半導體裝置的矽化物區域之處。在這種範例中，這種接觸貫穿孔從下面區域108到介電層主要表面118的高度介於250與280奈米之間。在這種情況下，高寬比可為介於大約六與七間之值。在其他範例中，針對22奈米基本規格CMOS技術，在半導體晶片內提供接觸貫穿孔。該接觸貫穿孔在貫穿孔底部上具有大約25奈米的寬度。因此，這種貫穿孔從該貫穿孔底部到頂端的高度可為150至170奈米，如此高寬比(高度對寬度的比例)可具有大約六至七之值。
在一個具體實施例內，接觸貫穿孔可從接觸開口的底部表面開始填充，並且往向上方向移動，直到該接觸開口填滿。因此，填充接觸開口的這種方法稱為「超填隙」。圖2B例示圖2A內所示之後該製程內一點上的沉積製程。相較於先前技術共形填隙方法(圖1A至圖1C)，該沉積的金屬在接觸開口的底部表面114上之沉積率局部高於沿著垂直表面(像是每一接觸開口的內壁面116)的沉積率。此外，開口的底部表面114上的沉積率高於在主要表面118「現場」區域上，也就是接觸開口之間的主要表面118，的沉積率。此時，沉積的金屬層110在底部表面114之上的垂直方向126內的厚度117，似乎遠大於金屬層沿著開口壁面116沉積之厚度。
圖2C例示已經由超填隙沉積完全填滿之後該製程後續點上之接觸貫穿孔。在圖2C所示的範例中，因為沉積在垂直方向126(即與貫穿孔底座大致垂直的方向)進行，而非從接觸開口的壁面116向內之水平(即與貫穿孔側壁大致垂直的方向)方向128、128'進行，所以在接觸開口內沒有發生接縫或空穴。
超填隙可利用電解電鍍金屬從底部往上填入接觸貫穿孔來執行。銅為可用超填隙方式電解電鍍(「電鍍」(electroplated))，來填入介電層的開口及形成貫穿孔之金屬。銅貫穿孔已經電鍍至開口內的導電晶種層上，以形成垂直連接在晶圓的二或多個配線層上配線線路的貫穿孔。不過如上述，還是有使用銅填入接觸貫穿孔的問題，其中的貫穿孔就是導電連接至半導體裝置，例如電晶體的源極、汲汲或閘極之貫穿孔。銅填隙貫穿孔需要適當工程設計的障礙層以及應力控制覆蓋層，以避免銅離子遷徙出貫穿孔並且進入貫穿孔四周的介電材料或進入附近的半導體裝置內。若無良好的障礙與覆蓋層，銅會遷徙出貫穿孔並且破壞貫穿孔相鄰的介電材料，即改變介電材料的屬性，讓它無法提供有效絕緣。
在目前的技術當中，當形成具有高深寬比的貫穿孔時，難以控制形成障礙層與應力控制覆蓋層的製程。再者，對於22奈米基本規則來說大約是25奈米，並且對於32奈米基本規格來說大約是40奈米而言，接觸貫穿孔的小寬度使其非常難以提供適當工程設計與有效的障礙層與應力控制覆蓋層。因此特別難以在需要避免銅遷徙進入並破壞放置在接觸貫穿孔內的四周介電材料之範疇內，控制整個晶圓區域上形成接觸貫穿孔、障礙層與應力控制覆蓋層之製程。
當利用電鍍製程形成接觸貫穿孔時，在藉由電鍍金屬填入貫穿孔之前，必須先在接觸開口112的壁面上以及介電層120的主要表面118上形成導電層。通常，電鍍貫穿孔的製程步驟為在開口的底部表面與壁面142上以及介電層120的主要表面118上形成連續導電層。通常該導電層稱為後續電鍍製程的「種子」層。而電鍍以外的製程必須沉積那個導電層。只有電鍍並不能直接在介電層表面上形成導電層，因為該介電材料會阻止電鍍製程所需的電流流動。無電電鍍(electroless plating)製程可形成導電金屬晶種層。
應瞭解的是，在某些電鍍製程中，利用無電沉積金屬層來形成晶種層。傳統上，可形成10至20奈米厚度的晶種層。例如：銅晶種層可無電沉積至這種厚度。不過在非常小的接觸開口內，像是22奈米，該晶種層可能需要非常薄，像是3或4奈米，以允許該貫穿孔的完整超填隙。釕晶種層可無電沉積至這種厚度。厚度只有3或4奈米的晶種層會引起後續其上銅電鍍的挑戰。當該晶種層如此薄時，導電性就不如厚度大約10至20奈米的傳統較厚無電電鍍銅晶種層。事實上，如圖3內所示，厚度30至40埃(3.0至4.0奈米)的釕(Ru)晶種層之電阻率可大約每平方100歐姆。相較之下，厚度10至20奈米(100至200埃)的銅無電沉積層只具有每平方幾歐姆的電阻率。如此，10至20奈米厚的銅層的電阻率比3至4奈米厚的釕晶種層的電阻率小大約兩個數量級(大約100倍)。
至此，當電解電鍍(電鍍)主要金屬來填充貫穿孔時，顯著阻抗的晶種層會造成問題。電鍍製程內使用的電極通常夾在晶圓邊緣，如此夾具不會干擾電鍍製程。結果，該電鍍製程通常從晶圓邊緣向內朝晶圓中心之方向推進，電鍍在晶圓的主要表面118上以及推進時其內的開口112內。請參閱圖4，此製程的一個後果為在電鍍製程期間，電鍍溶液相對於晶圓的電阻，隨著從晶圓邊緣向內的徑向距離而變化。在晶圓邊緣附近，主金屬已經電鍍到晶種層上之處，電阻Rsoln1 大幅低於中央附近的電阻Rsoln2 ，因為在中央上主金屬仍舊電鍍至晶種層上。要用此方式電鍍的主金屬層為銅，並且晶種層的電阻Rseed 相對於Rsoln1 和Rsoln2 之值來說為高，則兩電阻Rsoln1 與Rsoln2 之間的差異可大幅影響該層的成形。只有當Rseed 遠低於Rsoln1 並且遠低於Rsoln2 時，這些值才不會造成電鍍層成形的問題。
例如：若選擇銅作為要電鍍的主金屬，非常薄的晶種層的較大電阻會減緩電鍍銅層的前導邊緣從晶圓邊緣朝向晶圓中央的推進。當電鍍銅層邊緣的推進減緩時，則主要表面118之上之銅層的厚度132(圖2C)在接近晶圓邊緣附近會過大，相較之下，在晶圓中央則太薄。在後續金屬平面化步驟期間，當後續移除覆蓋該接觸貫穿孔附近的主要表面的該層之部分134時，這種銅層厚度中隨空間不同的差異會造成問題。
通常，使用像是化學機械研磨(CMP)這類研磨製程移除主要表面118之上的這種銅層部分，同時保留貫穿孔開口112內沉積金屬的部分。不過，當晶圓邊緣與晶圓中央上的厚度差只超過幾奈米，則CMP會有達成該項作業方面的問題。一種可能的結果為CMP製程過度研磨晶圓中央上的晶圓，才能完全移除晶圓邊緣上的電鍍金屬層。這是不滿意的結果，因為會導致過度移除晶圓中央上接觸貫穿孔內的電鍍金屬，導致凹陷。貫穿孔凹陷會導致晶圓中央上的貫穿孔與後續形成的金屬線路之間接觸不良。不過，若CMP製程在晶圓中央上未過度研磨，則無法完全移除晶圓邊緣附近的電鍍金屬層。這也讓人不太滿意，因為會產生晶圓邊緣附近位置上，電鍍金屬層未完全移除的貫穿孔之間的短路。
已知難以電鍍銅至薄、高電阻晶種層上，本發明者已經調查電鍍銅以外金屬到晶圓主要表面上以及到接觸開口來填滿之結果。尤其是本發明者發現，當電鍍鈷到薄、高電阻晶種層上時，電鍍鈷層的前導邊緣從晶圓邊緣到晶圓中央的推進速度會比電鍍銅層時來得快。圖5內比較用已知電荷(單位庫倫(C，coulomb))輸入電鍍製程時，電鍍鈷層與電鍍銅層520的邊緣從晶圓邊緣510推進之距離。輸入的電荷量與時間有關，因為隨時間整合電流之後，電鍍製程需要代表輸入電鍍製程的電流量之電流與電荷。
圖5比較鈷與銅電鍍製程至300毫米直徑晶圓之平坦晶圓表面上之結果。在資料點512上，圖5顯示當鈷電鍍到晶圓的3至4奈米厚的Ru晶種層時，在製程內輸入大約35庫倫電荷之後，鈷層的前導邊緣已經從晶圓邊緣推進大約五公分。相較之下，當銅電鍍到3至4奈米厚的Ru晶種層時，資料點522上顯示，銅層的前導邊緣從晶圓邊緣只推進四公分時就要耗費大約75庫倫的電荷。如此清楚知道，當使用相當薄的Ru晶種層時，電鍍銅層的邊緣推進遠慢於鈷層的邊緣。再者，從圖5內資料點514上進一步了解，在鈷電鍍製程內，在時間內已經輸入75庫倫的電荷，該鈷層的前導邊緣已經從晶圓邊緣推進大約10公分。在此時，對於直徑300毫米或30公分的晶圓而言，鈷層的前導邊緣只要再推進大約五公分就會到達晶圓中央。
圖5內所見之鈷與銅電鍍製程之間的其他差異為圖式內曲線的斜率差異。銅曲線510相對平緩的斜率表示，銅層需要時間才能增加晶圓邊緣附近位置上的厚度。相較之下，鈷曲線較陡的斜率代表鈷層增加晶圓邊緣附近厚度所需時間比較短，結果，當鈷與銅都沉積到具有相同Ru成分與厚度(3至4奈米)的晶種層上，該鈷層在晶圓邊緣與晶圓中央附近之間的厚度差異比起銅層更小。吾人預期在這些情況下，鈷層在晶圓邊緣上的厚度與在距離晶圓邊緣10公分之處上的厚度間之差異小於500埃，並且還可更小。另一方面，在相同情況下，預期銅層在晶圓邊緣上的厚度與在距離晶圓邊緣10公分之處上的厚度間之差異則相當大，接近1000埃。
鈷有一種可以讓它對於填充接觸貫穿孔非常有用的特性，就是鈷與矽形成矽化物的溫度範圍相當高，表示用來填入接觸貫穿孔的鈷具有熱穩定性，在半導體晶片操作與儲存期間正常承受的極端溫度下不會退化。
請再次參閱圖2A，在一個範例中，接觸開口112或孔洞可從介電層120的主要表面118延伸，以至少部分露出半導或導電材料的區域108。該介電層可為層間介電(ILD，interlevel dielectric)層。該區域可為電晶體或其他半導體裝置的區域，像是裝置的摻雜半導體區域或矽化物區域，這種矽化物層可與電晶體的區域接觸，例如電晶體閘極、汲極或源極。如此當填充時，接觸開口形成導電貫穿孔，其與電晶體的區域電連通。在圖2A內，顯示填充之前的接觸開口112。該接觸開口具有沿著區域表面的底部尺寸115，該尺寸通常為開口的直徑或寬度。該尺寸可小於大約50奈米，該尺寸可為例如50奈米、45奈米、40奈米、30奈米或更小的尺寸，以及具有前述範例中間值的尺寸。在一個範例中，該開口從該區域108到介電層主要表面的高度範圍可從20奈米到大約300奈米或更大。
圖2A顯示沿著壁面116和其底部表面114沉積障礙層142之後的開口112。該沉積製程也可沿著基板的主要表面118形成障礙層142。通常在接觸開口112填入金屬之前沉積障礙層。障礙層142用來避免填隙金屬擴散到介電基板層或至底下電晶體，例如CMOS裝置。障礙金屬可包括但不受限於TaN、TiN、Ta、Ti、Ru、其合金以及這些的組合。包括Ta的障礙金屬層可改善後沉積製程期間，像是化學機械研磨(「CMP」)期間的耐腐蝕性。障礙金屬層的沉積厚度可介於大約1奈米與大約5奈米之間，這厚度足以抑制稍後沉積填入開口的主要接觸金屬之擴散，像是鈷。當主要接觸金屬為鈷時，障礙金屬層的厚度可小於若主要接觸金屬為銅時所需的厚度，因為鈷的活性小於銅。鈷擴散進入介電材料、矽或製作電晶體源極與汲極元件的其他半導體材料之傾向小於銅。
形成障礙層142之後，將晶種層143沉積到障礙層上。合適的晶種層可包括但不受限於銥、鋨、鈀、鉑、銠、釕(Ir、Os、Pd、Pt、Rh和Ru)。這種金屬的表面一般在沉積之後並無表面氧化物，如此幫助達成晶種層與稍後沉積的主要接觸金屬之間良好的黏著性。在一個具體實施例內，該晶種層包括前述金屬所構成群組的至少其中之一的合金，或該晶種層可包括這種金屬或合金的組合。該障礙層與晶種層可使用通常用於半導體製程的真空沉積製程來沉積，像是氣相沉積方法，例如物理氣相沉積(PVD)、原子層沉積(ALD)或化學氣相沉積(CVD)以及許多其他方法。如此在一個範例中，該晶種層可包括至少許多沉積釕的單層。該晶種層通常連續並且可用CVD或ALD製程共形沉積，以沿著接觸開口112的底部表面和壁面覆蓋該障礙層。該晶種層通常也沉積到沿著晶圓主要表面延伸的障礙層上。在一個範例中，該晶種層的厚度可為大約一或二奈米到幾奈米。在特定範例中，該晶種層的厚度可為三到四奈米。在該晶種層形成之後，可形成進一步導電阻障層。該額外障礙層將沉積在該晶種層與後續形成於接觸貫穿孔內的相當厚之電鍍金屬層之間。
然後晶圓可放入鈷電鍍浴中。電極可耦合至晶圓邊緣，並且供應電鍍溶液給晶圓並加上足夠電流，以利用電鍍方式在上面形成鈷層。在鈷層的電鍍期間，鈷的厚度在從接觸開口之底部表面114延伸的方向內之增加速度快過沿著開口壁面116之增加速度。如圖2C內所示，因為「超填隙」沉積製程，電鍍鈷材料可填入接觸開口至高於基板主要表面118的高度144。在避免接觸貫穿孔內形成接縫或空穴時，也可進行電鍍製程。
另請參閱圖2C，電鍍製程也可形成沿著基板主要表面118延伸的鈷層。電鍍鈷層132的製程參數經過選擇，如此鈷層的厚度132不會隨晶圓直徑過度變化，例如：當使用下列參數進行電鍍製程時，覆蓋該晶圓主要表面的該鈷層之厚度，在一個範例中只有幾千埃。例如：通常厚度132可為像是4000埃的數值。在300奈米尺寸晶圓內，鈷層可沉積，如此一個標準鈷層厚度偏差(「累加變化」)為偏離整個晶圓區域的標稱厚度不超過200埃之變化。
在一個具體實施例內，用來使用鈷超填隙該貫穿孔的電鍍浴內含鈷源，像是硫酸鈷、氯化鈷、胺基磺酸鈷或其他。該電鍍浴也需要鈷離子錯合劑，像是醋酸鈉、檸檬酸鈉、EDTA、酒石酸鈉或乙二胺等等。該電鍍浴另包括支援電解質，像是硼酸，以及鈷沉積抑制添加劑，可為糖精、香豆素或聚乙亞胺(「PEI」(Polyethyleneimine))等等。電解溶液內的鈷離子濃度可為0.01至1 mol/L的範圍內，在一個特定實施例內，該離子濃度可為0.1至0.6 mol/L的範圍，在其他特定實施例內，該範圍介於0.2至0.4 mol/L之間。
錯合劑與鈷離子濃度的比例可為0.1至1的範圍內，在一個特定實施例中，該範圍可為0.2至0.6，並且在其他特定實施例中，可使用0.3至0.4的範圍。硼酸可以0.2至0.6 mol/L的範圍呈現於溶液內，在一個特定實施例內，硼酸濃度範圍可從0.3至0.5 mol/L。如此，可使用0.4 mol/L之值。沉積抑制添加劑通常用於Ni族電鍍浴，像是糖精(添加當成鈉鹽)，添加劑量為0.1至5 g/L的範圍，在一個特定實施中，可添加範圍0.5至2 g/L的糖精，並且可使用1 g/L之值。這種添加劑可抑制鈷層沿著接觸開口壁面116的沉積。界面活性劑可改善電解質溼潤度，有利於製程。因此可運用氟化界面活性劑。像是3M公司出品的FC-95TM 界面活性劑或Dupont公司的ZonylTM 系列界面活性劑中之一個都可當成這種濕潤劑，這些濕潤劑的用量通常為0.01至1 ml/L的範圍，在特定實施例中，可使用0.01至0.1 ml/L的範圍，這取決於選擇的界面活性劑。電鍍浴的溫度可從15到50℃，在特定實施例中，電鍍浴溫度範圍可從20至40℃，並且在其他特定實施例中，電鍍浴溫度範圍可從25至35℃。
在沉積期間，電鍍浴的pH值可調整成具備高法拉第效率，避免氫氧化鈷共沉積。因此，可運用範圍1至5的pH值。在特定實施例中，可運用範圍2至4.5的pH值。在其他特定實施例中，可使用範圍3.5至4的pH值。電沉積電流密度應經過選擇，以促進超填隙行為。因此可使用2至40 mA/cm2 的範圍，在特定實施例內，電流密度範圍從5至20 mA/cm2 ，在其他特定實施例內，電流密度範圍從5至15 mA/cm2 。
在形成鈷填隙貫穿孔之後，形成金屬配線線路與該貫穿孔導電連通。請參閱圖2D和圖2E，進一步解釋形成金屬配線線路的製程。如圖2D內所示，主要表面118上沉積的鈷層已經移除，並且形成介電層150接觸基板的下面介電材料120。接著，在介電層150內形成沿著主要表面118延伸的槽152，槽152往進出顯示圖2D紙張的方向延伸。該槽通常過度蝕刻介電層150，如此接觸貫穿孔110的表面以及晶圓上所有類似接觸貫穿孔都由製程可靠地露出。然後如圖2E內所示，進行進一步製程，以使用金屬填入槽，並且形成與貫穿孔110接觸的金屬線路160。通常沉積導電阻障層以先連接槽開口，然後沉積導電晶種層，之後用例如電鍍，沉積像是銅這類金屬填隙物來填入開口。該導電阻障層可包括但不受限於以下的一或多個：TaN、TiN、Ta、Ti、Ru、其合金以及這些的組合。在一個具體實施例內，該晶種層可包括用來在晶種層內形成導電貫穿孔110的金屬。
雖然本發明已根據特定較佳具體實施例說明，不過精通技術人士將了解，在不悖離本發明精神與領域之下可進行許多修改與增強，只受限於底下的申請專利範圍。
8．．．矽化物或摻雜半導體區域
10．．．鎢層
12．．．孔洞
14．．．底部表面
16．．．壁面
18．．．主要表面
20．．．晶圓
22．．．厚度
24．．．接縫
26．．．垂直方向
108．．．裝置區域
110．．．金屬層
112．．．接觸開口
114．．．底部表面
115．．．寬度
116．．．內壁面
117．．．厚度
118．．．主要表面
120．．．介電層
126．．．垂直方向
128．．．水平方向
128'．．．水平方向
130．．．高度
132．．．厚度
134．．．部分
142．．．壁面
142．．．障礙層
143．．．晶種層
144．．．高度
150．．．介電層
152．．．槽
160．．．金屬線路
510．．．晶圓邊緣
510．．．銅曲線
520．．．電鍍銅層
512．．．資料點
514．．．資料點
522．．．資料點
Rsoln1 ．．．電阻
Rsoln2 ．．．電阻
Rseed ．．．晶種層的電阻
圖1A為例示根據先前技術填充接觸開口的製程中在第一點上之剖面圖。
圖1B為例示根據先前技術填充接觸開口的製程中在該第一點之後於第二點上之剖面圖。
圖1C為例示根據先前技術填充接觸開口的製程中在該第二點之後於第三點上之剖面圖。
圖2A為例示根據本說明書的具體實施例填充接觸開口的製程中在一點上之剖面圖。
圖2B為例示根據本說明書的具體實施例填充接觸開口的製程中在圖2A內所例示的該點之後於其他點上之剖面圖。
圖2C為例示根據本說明書的具體實施例填充接觸開口的製程中在圖2B內所例示的該點之後於其他點上之剖面圖。
圖2D為例示根據本說明書的具體實施例形成導電內連線的方法中一個階段之剖面圖。
圖2E為例示根據本說明書的具體實施例形成導電內連線的方法中進一步階段之剖面圖。
圖3為例示晶種層的電阻率與其厚度之間關係的圖式。
圖4為例示將金屬層電鍍至晶圓表面的製程期間工作上因素之示意圖。
圖5為例示電鍍鈷層到晶圓表面上的結果以及電鍍銅層到晶圓表面上的結果之圖式。
110．．．金屬層
150．．．介電層
160．．．金屬線路

Claims (15)

  1. 一種製作具有接觸貫穿孔的半導體裝置之方法，包含：(a)在一介電層內形成一孔洞，至少露出包括半導或導電材料的至少其中之一的區域之一部分；(b)在該介電層的主要表面上以及該孔洞內的表面上沉積一晶種層，該晶種層包括選自於由銥、鋨、鈀、鉑、銠以及釕所構成的群組中的至少一金屬；以及(c)將基本上由鈷構成的一層電鍍到該孔洞內的晶種層之上，以形成與該區域導電連通的一接觸貫穿孔。
  2. 如申請專利範圍第1項之方法，其中步驟(a)包括至少露出摻雜半導體材料或矽化物的至少其中之一的一部分。
  3. 如申請專利範圍第1項之方法，其中步驟(a)包括在該區域內形成具有底部表面的一孔洞，該底部表面寬度大約50奈米或更小。
  4. 如申請專利範圍第1項之方法，其中步驟(c)包括形成該導電貫穿孔，但不會形成往該區域之上該孔洞高度的一方向內延伸之接縫。
  5. 如申請專利範圍第1項之方法，其中步驟(c)包括形成覆蓋該介電層的主要表面之一鈷層。
  6. 如申請專利範圍第5項之方法，另包含步驟(d)，其利用包 括化學機械研磨(CMP)的一製程，移除覆蓋該介電層的主要表面之鈷層；或者步驟(c)包括形成該鈷層從該介電層的主要表面算起4000埃或更高的厚度，並且對於直徑300毫米的晶圓而言，該鈷層從該主要表面算起的厚度具有最多200埃的累加變化。
  7. 如申請專利範圍第1項之方法，其中步驟(b)包括利用釕的氣相沉積形成晶種層；或者其中步驟(b)包括利用釕的原子層沉積形成晶種層；或者其中步驟(c)包括抑制在該孔洞的壁面上鈷的沉積。
  8. 如申請專利範圍第1項之方法，另包含在步驟(b)之前，沉積一導電阻障層。
  9. 如申請專利範圍第1項之方法，另包含：(c)形成一導電內連線覆蓋並接觸該導電貫穿孔。
  10. 如申請專利範圍第1項之方法，其中形成該導電貫穿孔，但不形成在該貫穿孔內的空穴。
  11. 一種具有導電貫穿孔的半導體裝置，包含：一區域，其包括半導或導電材料的至少其中之一；一介電層，其覆蓋該區域，並且具有至少部分露出該區域的一孔洞；一晶種層，其覆蓋該孔洞內的介電層表面，該晶種層基本 上由選自於由銥、鋨、鈀、鉑、銠以及釕所構成的群組中之至少一金屬所構成；以及一鈷層，其覆蓋該孔洞內的晶種層，以形成與該區域導電連通的一導電貫穿孔。
  12. 如申請專利範圍第11項之半導體裝置，其中該孔洞在該區域內具有底部表面，該底部表面的寬度沿著該區域的表面之方向，並且大約50奈米或更小。
  13. 如申請專利範圍第11項之半導體裝置，其中該區域包括一矽化物；或者其中該晶種層具有不小於大約10埃的厚度，或其中該晶種層包括釕的一或多個原子單層。
  14. 如申請專利範圍第11項之半導體裝置，另包含該晶種層與該鈷層之間的一導電阻障。
  15. 如申請專利範圍第11項之半導體裝置，其中該導電貫穿孔並無往遠離該區域的方向內延伸之接縫。
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