TWI497525B - 線路終止方法及裝置 - Google Patents

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Description

線路終止方法及裝置
本發明大體而言係關於電子器件中之信號線路，且特定而言在一或多項實施例中，本發明係關於使用非揮發性記憶體器件之線路終止。
電子器件中之時變信號用以經由通常稱作信號線路之一或多個導體傳送資訊(例如，資料)。舉例而言，此等信號線路通常捆紮在一起以形成一通信匯流排，例如一位址或資料匯流排。在此等匯流排上通常使用終止來減少由於匯流排之各種電性質所致的某些傳輸線路效應。舉例而言，耦合在一起之兩個信號線路在特性阻抗上之一不匹配可產生反射。電容及電感效應亦可導致關於信號完整性之非期望問題。因此，通常期望減少此等效應以減少當在一匯流排上傳輸資料時資料損毀之可能性。
記憶體器件係通常利用位址及資料匯流排之器件之一實例。記憶體器件係通常提供作為電腦或其他電子器件中之內部半導體積體電路。存在諸多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體器件已發展成用於一寬廣範圍之電子應用之非揮發性記憶體之一普遍來源。快閃記憶體器件通常使用允許高記憶體密度、高可靠性及低電力消耗之一單電晶體記憶體單元。透過對電荷儲存結構(例如，浮動閘極或電荷陷阱)之程式化(有時稱作寫入)所致的單元之臨限電壓改變或其他物理現象(例如，相變或極化)判定每一單元之資料值。快閃記憶體之常見用途包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、蜂巢式電話及可抽換式記憶體模組。
一NAND快閃記憶體器件係一常見類型之快閃記憶體器件，如此稱謂係針對配置及存取基本記憶體單元組態之邏輯形式。通常，NAND快閃記憶體器件之記憶體單元陣列經配置以使得一串之記憶體單元源極至汲極地串聯連接在一起。
為滿足對較高資料讀取及寫入傳送速率之需求，設計者繼續努力增加記憶體器件及系統之存取速度。舉例而言，記憶體系統通常由多個記憶體器件封裝(例如，晶粒)構成，該等記憶體器件封裝於一共同電路板上耦合在一起且在一共同資料匯流排上通信。然而，關於增加之資料傳送速率之一個問題係在記憶體系統之各種匯流排信號線路上之此等資料叢發期間維持信號完整性。隨著此等傳送速率增加，一資料匯流排之阻抗特性變得更顯著。電路板之電容及電感特性可開始使處於此等較高資料速率的資料匯流排上之信號波形失真。舉例而言，在資料匯流排信號上之不匹配阻抗之位置處，波形可開始展開及/或可發生反射。
出於上述原因，且出於熟習此項技術者在閱讀及理解本說明書之後將明瞭之下述其他原因，此項技術中需要各種記憶體器件架構中之替代性終止方法及裝置。
在本發明之以下詳細闡述中，參考形成本發明之一部分且其中以圖解說明方式展示其中可實踐本發明之特定實施例的附圖。在圖式中，貫穿數個視圖以相似編號闡述實質上類似之組件。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明。在不背離本發明之範疇之情況下，可利用其他實施例且可作出結構、邏輯及電改變。因此，不應將以下詳細闡述視為具有限制意義。
一種用以改良高資料速率應用中之信號完整性之方法係使用稱作晶粒上終止(ODT)之技術。可藉由組態耦合至系統資料匯流排之一特定記憶體器件(例如，晶粒或封裝)之資料節點(例如，資料輸出)中之每一者以充當(例如，用作)用於該資料匯流排之每一線路(例如，信號線路)之一終止器件而利用ODT。舉例而言，為使一特定晶粒充當一終止器件(例如，一終止記憶體器件)，可將組態為一分壓器之一上拉電阻器及下拉電阻器耦合至該終止器件之每一資料節點。因此，該終止器件之該等資料節點充當其耦合至的資料匯流排之匯流排終止器。
關於當前ODT方法之一個特定問題係藉由利用離散控制信號引導每一記憶體器件何時充當一終止器件而選擇一記憶體器件來充當一終止器件。或者，利用控制信號之一組合來指示一終止模式命令。舉例而言，此等方法兩者皆需要用以組態待添加至一記憶體系統之此等控制信號及/或額外信號線路之額外邏輯，該等額外邏輯消耗一電路板上之基材面(real estate)且可導致額外非期望效應，例如雜訊問題。與當前ODT方法相比而言，本發明之各項實施例促進一終止器件之選擇，其中(舉例而言)該終止器件係回應於接收到一特定位址。
圖1中展示一典型記憶體系統100。舉例而言，圖1之記憶體系統100可安裝於一單個電路板(未展示)上。可藉由一介面112達成至記憶體系統100之耦合。介面112可包括形成於電路板上之複數個導電墊(例如，邊緣連接器)。舉例而言，介面112亦可係熟習此項技術者所已知之一機械類型之多導體連接器中之一者。介面112允許記憶體系統100耦合至另一電子系統(未展示)。舉例而言，記憶體系統100可透過介面112耦合至一個人電腦(PC)、數位相機或電子測試設備。
記憶體系統100進一步包括一控制器102，舉例而言，控制器102調節記憶體系統100內之各種操作以及提供與耦合至介面112之一系統之互動。除控制器102之外，記憶體系統100進一步包括一或多個記憶體器件114。每一記憶體器件114可進一步由額外記憶體封裝116(例如，晶粒)構成。每一記憶體器件114藉由一共同位址匯流排104耦合至控制器102。舉例而言，位址匯流排104可包括十二個匯流排信號線路。記憶體器件114亦藉由一共同資料匯流排106耦合至控制器102。舉例而言，資料匯流排106可包括十六個(例如，D0至D15)匯流排信號線路。
記憶體器件114中之每一者亦透過一或多個共同控制信號108耦合至控制器102。控制信號108可包括共同施加至每一記憶體器件114之若干信號。舉例而言，控制信號108可包括時脈信號及/或熟習此項技術者所已知之其他同步控制信號。記憶體器件114亦可透過額外記憶體器件特定離散控制信號110耦合至控制器102。舉例而言，控制信號110僅給一特定記憶體器件114提供一或多個控制信號，例如，一晶片選擇(CS)信號。舉例而言，利用例如上文所論述之ODT之典型記憶體器件/系統亦可具有用以指示一特定記憶體器件114何時充當記憶體系統100中之終止器件的額外離散控制信號110。
可藉由參考圖2來闡述經組態以利用ODT之類似於記憶體系統100且包括記憶體器件202、204之一典型記憶體系統200。舉例而言，圖2之記憶體系統200包括一控制器(未展示)，例如關於圖1所論述之控制器102。圖2之記憶體系統200展示記憶體器件202、204(例如，圖1中所示之記憶體器件114)之一更詳細圖解說明。每一記憶體器件202、204藉由一位址匯流排206、資料匯流排208及複數個控制信號220耦合至控制器。舉例而言，展示為耦合至每一記憶體器件202、204之控制信號220可包括共同耦合控制信號及記憶體器件特定控制信號兩者。
記憶體器件202進一步圖解說明經組態用於回應於控制信號220之ODT操作之一典型記憶體器件之元件的一更詳細視圖。記憶體器件202包括位址電路212，位址電路212耦合位址匯流排206以自控制器接收定址資訊以存取該器件之記憶體陣列214。舉例而言，記憶體器件202進一步包括控制電路210，控制電路210耦合至控制信號220且經組態以管理記憶體器件202內之操作，例如待對記憶體陣列214執行之讀取及寫入操作。控制電路210亦經組態以管理記憶體器件之輸出驅動器216內之操作。舉例而言，此等操作可包含將個別輸出驅動器218且因此將資料節點2281-N 置於一高阻抗、驅動或終止模式中。當記憶體器件未被選擇用於一特定記憶體器件操作時，可將輸出驅動器218置於一高阻抗模式中以防止資料匯流排208上之任何匯流排爭用。舉例而言，當記憶體器件202經選擇以(例如)回應於來自該記憶體器件之一讀取操作而將資料匯流排驅動至一特定狀態時，可藉由啟用一驅動器222而將輸出驅動器218置於一驅動模式中。
亦可將記憶體器件202置於一終止模式中。舉例而言，在終止模式中，個別輸出驅動器2181-N 將一上拉電阻224及一下拉電阻226耦合(例如，切入)至終止器件之每一資料節點2281-N ，例如在輸出驅動器2181 中所詳細展示。回應於由控制電路210提供之一信號232而切入及切出此等電阻224、226。舉例而言，當記憶體器件202之輸出驅動器2181-N 係處於高阻抗及/或驅動模式中時，將上拉電阻及下拉電阻自資料節點2281-N 解耦(例如，切出)。
圖3圖解說明根據本發明之各項實施例之一記憶體系統300。舉例而言，圖3中所圖解說明之記憶體系統300包括組態(例如，實體配置及安裝)於一印刷電路板(PCB)320上之一控制器302及四個記憶體器件310至316。該記憶體系統之組件(例如，控制器302及/或記憶體器件310至316)可安裝於PCB 320之一或兩側上。舉例而言，PCB 320可係一單層PCB或一多層PCB。
記憶體系統300進一步包括例如一機電連接器或其他類型之連接器(例如，邊緣連接器)之一介面318，介面318允許記憶體系統300耦合至一主機或其他系統(未展示)。記憶體系統300亦包括一位址匯流排(A0至Ax)304、資料匯流排(D0至Dn)306及一或多個控制信號(CNTRL)308。為改良圖之可讀性，未展示控制信號308之個別控制信號。舉例而言，控制信號308可包括例如位址鎖存啟用(ALE)、命令鎖存啟用(CLE)、資料選通(DQS)及一時脈信號(CLK)之控制信號。熟習此項技術者知曉其他控制信號。圖3中將位址匯流排304、資料匯流排306及控制信號308全部展示為彼此獨立。然而，根據本發明之各項實施例，可全部組合或可部分組合位址匯流排304、資料匯流排306及控制信號308。舉例而言，根據本發明之一或多項實施例，位址匯流排及資料匯流排可包括相同實體匯流排。
記憶體器件310至316各自包括一介面322。舉例而言，每一記憶體器件310至316之介面322可包括若干個資料節點，例如提供與記憶體系統300之信號線路304、306、308之一耦合位置之端子。該等端子可包括一機電類型連接。舉例而言，介面322之端子亦可包括至記憶體系統之信號線路之一經焊接引線連接。因此，舉例而言，根據本發明之各項實施例之經組態以作為一終止器件操作之一記憶體器件310至316促進其介面322之端子中之一或多者處之輸入阻抗之調整。舉例而言，藉由調整耦合至一介面322之一特定端子之一信號線路所經歷之輸入阻抗特性，可促進耦合至該端子之該特定信號線路之信號線路終止。
舉例而言，記憶體器件310至316亦可由一或多個記憶體封裝(例如，晶粒)(未展示)構成。儘管在圖3中展示四個記憶體器件，但本發明之各項實施例不限於此。舉例而言，根據本發明之各項實施例，記憶體系統300可包括一或多個記憶體器件。
根據本發明之各項實施例，圖3之記憶體器件310至316中之一或多者經組態以作為終止器件操作。舉例而言，記憶體器件1 310可能先前已經選擇(例如，指定)以充當記憶體器件4 316之一終止器件。因此，包括對應於記憶體器件4 316之一位址(例如，記憶體器件4中之一實體位址)之一選定(例如，目標)位址將被儲存於記憶體器件1 310中。舉例而言，該目標位址可儲存於記憶體器件1 310之一非揮發性部分中，在該非揮發性部分中，可作為(例如)一重設及/或開啟電源操作之後的一初始化操作之部分而將該目標位址載入至一特定暫存器中。根據一或多項實施例，可由記憶體器件1 310外部之一控制器指定該目標位址且作為一初始化操作之部分而將該目標位址載入至記憶體器件暫存器中。在初始化之後，記憶體器件1 310監視位址匯流排304之一或多個信號線路。舉例而言，可接著將記憶體器件4 316定為待執行之一記憶體器件操作(例如一讀取或寫入操作)之目標。
接著，經由位址匯流排304傳輸對應於記憶體器件4 316之一位址以存取記憶體器件4 316以執行既定記憶體器件操作。經由位址匯流排304傳輸之位址將由記憶體器件1 310及記憶體器件4 316兩者接收，此乃因其兩者共同耦合至位址匯流排304。在記憶體器件1 310已經指定充當記憶體器件4 316之一終止器件時，記憶體器件1 310將藉由進入一終止模式而作出回應，進入該終止模式可包含選擇(例如，啟動)記憶體器件1 310內之終止電路(未展示)。
儘管僅已將記憶體器件1 310闡述為監視位址匯流排304且回應於接收到一特定目標位址而啟動其終止電路，但本發明之各項實施例不限於此。舉例而言，每一記憶體器件310至316可監視位址匯流排304。在接收到將執行一記憶體器件操作之一指示時，每一記憶體器件310至316可比較所接收之位址與儲存於每一記憶體器件中之目標位址以判定在將執行之當前記憶體器件操作期間該記憶體器件是否將進入一終止模式。未經指定充當用於當前記憶體器件操作之終止器件之記憶體器件可接著返回至監視位址匯流排而不啟動其終止電路。
根據本發明之一或多項實施例，記憶體系統300可由經組態以充當一終止器件之所有記憶體器件310至316構成。額外實施例可包括其中一記憶體器件子集經組態以充當終止器件之一記憶體系統。舉例而言，根據一或多項實施例，記憶體器件1 310及記憶體器件3 314可經組態以在一終止模式中發揮作用，其中記憶體器件2 312及記憶體器件4 316可係(舉例而言)未經組態用於終止模式功能性之記憶體器件。根據各項實施例，該等記憶體器件中之一或多者可經組態以同時在一終止模式中操作。
舉例而言，在其中記憶體器件310至316中之每一者包括一或多個晶粒之一或多項實施例中，該等晶粒中之每一者可經組態以充當一終止器件。額外實施例可包括其中每一記憶體器件310至316之晶粒之一子集經組態以充當終止器件之一記憶體系統。舉例而言，在此等實施例中，若一目標位址對應於記憶體器件1 310中之一第一晶粒，則記憶體器件2 312中之一或多個晶粒(舉例而言)可經組態以在一終止模式中發揮作用。因此，舉例而言，根據一或多項實施例，記憶體系統300之任何數目個記憶體器件中之任何數目個晶粒可經組態以在一特定時間(例如，在一記憶體器件操作期間)在一終止模式中發揮作用。應注意，根據本發明之各項實施例，一特定記憶體器件中之一特定晶粒可充當自身及/或該特定記憶體器件之另一晶粒之一終止器件。
具有平行用作終止器件之兩個或兩個以上晶粒應會使整體晶片電容減少至用作終止器件之晶粒之數目分之一併減少該等終止器件中之每一者之終止值(例如，終止電阻)，且可減小輸入/輸出(I/O)電力匯流排上之壓降。另外，在其中僅用作終止器件之晶粒係位於記憶體器件310至316中之恰一者中的實施例中，認為該等終止器件係電靠近至足以充當一單個終止器件，此應會避免反射。此外，根據一或多項實施例，可用相同或不同終止值或者其一組合組態每一記憶體器件之每一晶粒，從而提供更多靈活選項。
圖4圖解說明根據本發明之各項實施例之操作一記憶體系統(例如，記憶體系統300)中之一或多個記憶體器件之一方法400。該記憶體系統之該一或多個記憶體器件可在一休眠(例如，監視)模式中操作402，其中該等記憶體器件等待(例如，『窺探』)將在該記憶體系統中執行一特定記憶體器件操作之一指示。在接收到將執行一記憶體器件操作之一指示404時，該等記憶體器件自休眠模式「喚醒」。舉例而言，一即將進行之記憶體器件操作之指示可來自位址匯流排304活動及/或記憶體系統300之各種控制信號線路308上之特定活動。舉例而言，在一休眠模式中等待之記憶體器件促進記憶體系統之電力使用之一減少，此在諸多電子器件(例如，電池供電器件)中通常係期望的。
在接收到在位址匯流排上傳輸以識別用於記憶體器件操作之一記憶體器件之位址時，在每一記憶體器件中作出一比較406。作出此比較以判定所接收之位址是否匹配儲存於記憶體器件中之每一者中之目標位址408。應注意，根據本發明之各項實施例，可在經選擇用於記憶體器件操作之記憶體器件中作出比較406，此乃因一記憶體器件可充當自身之一終止器件。若在所接收之位址與儲存於記憶體器件中之某些或全部記憶體器件中之目標位址之間不存在匹配410，則彼等記憶體器件將返回至休眠模式402。然而，舉例而言，經選擇用於記憶體器件操作之記憶體器件可保持喚醒或可在先於執行記憶體器件操作而喚醒之前暫時返回至休眠模式。若在所接收之位址與一記憶體器件中之所儲存目標位址之間發生一匹配412，則彼記憶體器件可藉由啟動記憶體器件414內之終止電路而作出回應。在當前記憶體器件操作完成時，記憶體器件可停用其終止電路且亦可返回至休眠模式402。記憶體系統之記憶體器件可保持於休眠模式402中，直至偵測到指示將在記憶體系統中執行另一記憶體器件操作之另一指示。
已經偵測將充當一終止器件之一記憶體器件可直至記憶體器件操作已開始才啟動其終止電路。舉例而言，終止器件可在啟動其終止電路之前回應於一控制信號上之進一步活動及/或回應於位址匯流排上之活動。一終止器件亦可在等待一特定時間週期(例如，特定數目個時脈循環)之後才啟動其終止電路。藉由將終止電路之啟動延遲至記憶體器件操作已開始，可實現額外電力節省。
舉例而言，如上文所論述，根據本發明之各項實施例之記憶體器件經指定以在某些記憶體器件操作期間充當終止器件。舉例而言，藉由參考圖5及圖3闡述根據本發明之各項實施例之指定一記憶體系統之記憶體器件充當該系統之終止器件之方法。舉例而言，如上文所論述，可在一印刷電路板上實體配置一或多個記憶體器件。該電路板之實體佈局可影響記憶體系統之信號線路之特性阻抗。舉例而言，跡線長度及寬度、選路以及電路板材料可各自影響記憶體系統之信號線路之阻抗。因此，一系統設計者可執行記憶體系統之一初始實體佈局502。
在佈局操作502之後，執行佈局之一分析以表徵記憶體系統之各種信號線路之阻抗特性504。可接著執行額外分析以識別哪些記憶體器件可在可於記憶體系統之操作期間執行之各種記憶體器件操作期間充當終止器件506。接著將目標位址儲存於將在記憶體系統之操作期間充當終止器件之經識別記憶體器件中508。以舉例方式，圖3之記憶體器件3 314可經識別506以充當用於對記憶體器件1 310執行之一或多個記憶體器件操作之一終止器件。接著將記憶體器件1 310之位址(例如，目標位址)儲存508於記憶體器件3 314中。因此，根據本發明之一或多項實施例，記憶體器件3 314已經指定為記憶體器件1 310之終止器件。
圖6圖解說明根據本發明之一或多項實施例之經組態用於ODT之一記憶體器件600，例如圖3中所示之記憶體器件310至316。舉例而言，圖中將記憶體器件600展示為耦合至複數個控制信號644、一位址匯流排606及一資料匯流排608，其皆可耦合至一控制器(未展示)，例如圖3中所示之控制器302。舉例而言，額外記憶體器件600(未展示)亦可耦合至控制信號644、位址匯流排606及資料匯流排608。
記憶體器件600包括可在邏輯上配置成若干列及若干行之一或多個記憶體單元陣列614。根據本發明之一或多項實施例，記憶體陣列614之記憶體單元係非揮發性記憶體單元(例如，快閃記憶體單元)。記憶體陣列614亦可包含作為記憶體器件600之部分駐存於一單個或多個晶粒上之多個記憶體單元庫或區塊。記憶體陣列614可包括單位階(SLC)及/或多位階(MLC)記憶體單元。舉例而言，單位階記憶體單元(SLC)准許在每一記憶體單元上儲存一單個二進制資料數位(例如，位元)。多位階記憶體單元將一資料狀態(例如，由一位元型樣表示)指派給儲存於記憶體單元上之一特定臨限電壓(Vt)範圍。MLC技術端視指派給單元之臨限電壓範圍之數量及所指派之臨限電壓範圍在記憶體單元之操作壽命期間之穩定性而准許每單元儲存兩個或兩個以上二進制數位(例如，2個位元、4個位元、8個位元、16個位元)。
位址電路612經提供以鎖存在位址信號線路A0至Ax 630上所接收之位址信號。藉由一列解碼器624及一行解碼器626解碼在信號線路630上所接收之位址信號以存取記憶體陣列614。受益於本說明，熟習此項技術者將瞭解位址輸入信號線路A0至Ax 630之數目取決於記憶體陣列614之密度及架構。即，舉例而言，位址數位A0至Ax之數目隨著增加之記憶體單元計數以及增加之庫及區塊計數兩者而增加。
記憶體器件600可藉由使用感測器件(例如，感測/快取電路632)感測記憶體陣列行中之電壓或電流改變而讀取記憶體陣列614中之資料。根據至少一項實施例，感測/快取電路632經耦合以自記憶體陣列614讀取並鎖存一列資料。
資料輸入及輸出(I/O)電路616促進經由耦合至資料匯流排608之複數個資料I/O節點628進行之雙向資料通信。根據本發明之各項實施例，I/O電路616包括若干個輸出驅動器電路618。控制電路610經組態以促進記憶體器件操作，例如將資料寫入至記憶體陣列614中及/或自記憶體陣列614擦除資料。舉例而言，經由包括N個信號線路之信號線路634在感測/快取電路632與I/O電路616之間傳送資料。
記憶體器件600進一步包括經組態以儲存終止資訊(例如，一或多個目標位址)之一終止暫存器636。根據一或多項實施例，終止資訊亦可包含與所儲存之目標位址相關聯之終止值(例如，待獲得之阻抗特性)。終止暫存器636可表示記憶體器件600內之揮發性或非揮發性儲存器。儘管圖6之實例中未展示，但終止暫存器636可係記憶體陣列614之一部分。舉例而言，終止控制電路638經組態以利用(例如，驅動)終止控制信號線路640及642來控制包括輸出驅動器618之終止電路。控制電路610至少部分地經組態以促進本發明之各項實施例。舉例而言，控制電路610可管理終止暫存器636及終止控制電路638之操作。
藉由參考圖7提供圖6之一實例性終止暫存器636之額外細節。根據本發明之各項實施例，終止暫存器636可包括用於儲存終止資訊(例如，目標位址及/或終止值)之多個欄位。可在記憶體器件之一初始化操作期間載入終止暫存器636。舉例而言，若使用目標位址及終止值，則可將其儲存於記憶體陣列614中以在用以載入終止暫存器636之初始化操作期間存取。
終止暫存器636之目標位址欄位702儲存已指定給特定記憶體器件的記憶體器件之一或多個位址。舉例而言，若記憶體系統之一特定記憶體器件經選擇(例如，經定目標)而用於一即將進行之記憶體器件操作，則記憶體器件600將比較在位址匯流排606上所接收之位址(例如，由記憶體系統控制器傳輸)且比較其與儲存於終止暫存器636中之目標位址。若所接收之位址匹配儲存於終止暫存器636中之一目標位址，則記憶體器件600認識到其將在即將進行之記憶體器件操作期間充當一終止器件。若所接收之位址不匹配儲存於終止暫存器636中之一目標位址，則記憶體器件600認識到其將不在即將進行之記憶體器件操作期間充當一終止器件。儘管將終止暫存器636展示為包括多個目標位址暫存器欄位1至N 702及相關聯之終止值欄位(例如，終止電阻值)704，但終止暫存器636可由一單個目標位址欄位702及相關聯之終止值欄位704構成。根據本發明之各項實施例，終止暫存器636亦可僅由一或多個目標位址欄位702構成。舉例而言，終止暫存器636可僅包括一單個目標位址欄位702。
儲存於目標位址欄位702中之位址資訊可包括記憶體系統之目標記憶體器件之實際位址。舉例而言，目標位址資訊亦可對應於一或多個目標記憶體位址，例如表示一位址範圍之一值。舉例而言，記憶體器件600可經指定為用於儲存於目標位址欄位702中之位址範圍所涵蓋的記憶體系統中之任何目標記憶體器件之一終止器件。舉例而言，應注意，一特定記憶體器件之一終止暫存器636可含有該特定記憶體器件自身之位址連同不同於該特定記憶體器件之記憶體器件之位址。因此，根據本發明之各項實施例，一記憶體器件可充當自身及/或一不同記憶體器件之一終止器件。
圖8展示包括圖6之輸出驅動器618中之一或多者之終止電路的一更詳細圖示。圖8圖解說明一單個輸出驅動器電路818。輸出驅動器電路818包括經組態以(例如)在記憶體器件600之一記憶體器件讀取操作期間回應於信號線路634中之一者之一邏輯位準而驅動資料節點828之一驅動器804。舉例而言，資料節點828可係耦合至資料匯流排608之複數個資料節點628中之一者。輸出驅動器電路818亦包括複數個上拉器件808，例如展示為耦合於信號線路828與一電壓源816(例如，一電源電位Vcc)之間的電晶體。然而，舉例而言，其他電壓源可耦合至上拉器件808。舉例而言，上拉器件808中之每一者之控制閘極可由信號線路812耦合以接收由終止控制電路638在終止控制信號線路642上驅動之控制信號。信號線路812可包括四個離散信號線路，一個信號線路耦合至四個上拉器件808之每一控制閘極。為改良該圖之可讀性，將信號線路812展示為一單個匯流排。
舉例而言，輸出驅動器電路818亦包括複數個下拉器件810，例如展示為耦合於信號線路828與一參考源(例如，Vss 820)之間的電晶體。舉例而言，類似於上拉器件808，下拉器件810中之每一者之控制閘極可由信號線路814耦合以接收由終止控制電路638在終止控制信號線路640上驅動之控制信號。信號線路814可包括四個離散信號線路，一個信號線路耦合至四個下拉器件810之每一控制閘極。為改良該圖之可讀性，亦將信號線路814展示為一單個匯流排。儘管在圖8中繪示為電晶體，上拉器件808及下拉器件810可包含其他組態，例如與一電阻串聯之一開關。
在記憶體器件正充當一終止器件時，圖8中所示之輸出驅動器電路818組態允許終止控制電路638選擇性地耦合上拉器件808及/或下拉器件810之任一組合。舉例而言，每一上拉器件808及/或每一下拉器件810可經組態以在被啟動時展現一不同終止電阻。當記憶體器件正作為一終止器件操作時，此提供組態終止電路以調整特定資料節點828之輸入阻抗方面之額外靈活性。然而，根據本發明之各項實施例，電晶體808及/或電晶體810可全部具有相同終止電阻。
如上文所論述，根據本發明之一或多項實施例之一記憶體器件可充當自身之一終止器件。舉例而言，可在驅動器804回應於信號線路634中之一者之一邏輯位準而驅動信號線路828時啟動上拉器件808及/或下拉器件810之一特定組態。
應注意，各項實施例不限於如圖8中所示之四個上拉器件808及/或四個下拉器件810。額外實施例可包括更多或更少上拉器件及/或下拉器件。舉例而言，信號線路812、814可各自包括六個信號線路以促進在終止電路中併入有六個上拉組件及六個下拉組件之一實施例中終止器件之個別選擇(例如，啟動)。根據本發明之一或多項實施例，信號線路812、814中之個別線路可耦合至其各別上拉器件808及/或下拉器件810之多個控制閘極。舉例而言，上拉器件8081,2 之控制閘極可耦合至信號線路812中之一單個線路且下拉器件8101,2 之控制閘極可耦合至信號線路814之一單個線路。
如上文所論述，根據本發明之各項實施例可在經組態以作為一終止器件操作之一記憶體器件中連同一所儲存目標位址儲存一終止值。根據該等實施例中之一或多者，終止控制電路638亦可回應於與一特定所儲存目標位址相關聯之一所儲存終止值而選擇性地調整輸出驅動器818中之終止電路(例如，啟動一或多個上拉器件808及/或下拉器件810)。根據本發明之各項實施例，該終止值可直接指示一特定阻抗特性。根據一或多項實施例，該終止值可係指示上拉器件808及下拉器件810之一啟動型樣以獲得信號線路828之特定阻抗特性之一值。
圖9圖解說明根據本發明之各項實施例之額外終止電路900。圖9之終止電路900為耦合至一記憶體器件之額外信號線路提供終止。舉例而言，節點922可包括圖6中所示之控制信號節點620中之一者。舉例而言，終止電路900可經提供以選擇性地調整一時脈信號、資料選通信號及/或耦合至記憶體器件600之其他控制信號中之一或多者所經歷之阻抗。
終止電路900之個別終止器件(例如，上拉器件908及下拉器件910)可由如關於啟動圖8中所示之上拉器件808及下拉器件810所論述之相同控制信號640、642控制。上拉器件908及下拉器件910中之每一者可具有相同或可具有不同接通電阻，例如上文關於圖8所論述。舉例而言，圖9之終止器件908、910係展示為耦合於一電壓源916(例如，Vcc)與一參考源(例如，Vss)920之間。
舉例而言，例如在一記憶體器件操作期間，可連同關於圖8所論述之終止電路一起啟動圖9中所示之終止電路900。關於圖7所論述之終止暫存器636亦可包括額外資料欄位(未展示)。舉例而言，該等額外資料欄位可指示記憶體器件將針對哪些所儲存位址而啟動圖9之終止電路及根據至少一項實施例圖9之電路將經組態以將何種終止電阻值施加至節點922。因此，舉例而言，根據一或多項實施例，圖9之終止電路900可回應於一特定所儲存終止電阻值而組態及/或可經組態為與圖8之終止電路相同之終止電阻值。
總結
總而言之，本發明之一或多項實施例提供選擇一或多個記憶體器件以促進耦合至一或多個記憶體器件之信號線路之選擇性信號線路終止的方法。因此，舉例而言，根據本發明之各項實施例促進(舉例而言)一特定記憶體器件之一或多個輸入及/或輸出資料節點之輸入阻抗之調整。
儘管本文已圖解說明及闡述了特定實施例，但熟習此項技術者將瞭解，旨在達成相同目的之任何配置均可替代所示之特定實施例。熟習此項技術者將明瞭本發明之諸多更改。因此，本申請案意欲涵蓋本發明之任何更改或變化。
100．．．記憶體系統
102．．．控制器
104．．．位址匯流排
106．．．資料匯流排
108．．．共同控制信號
110．．．離散控制信號
112．．．介面
114．．．記憶體器件
116．．．記憶體封裝
200．．．記憶體系統
202．．．記憶體器件
204．．．記憶體器件
206．．．位址匯流排
208．．．資料匯流排
210．．．控制電路
212．．．位址電路
214．．．記憶體陣列
216．．．輸出驅動器
2181-N ．．．個別輸出驅動器
220．．．控制信號
222．．．驅動器
224．．．上拉電阻
226．．．下拉電阻
2281-N ．．．資料節點
232．．．信號
300．．．記憶體系統
302．．．控制器
304．．．位址匯流排(A0至Ax)
306．．．資料匯流排(D0至Dn)
308．．．控制信號(CNTRL)
310．．．記憶體器件
312．．．記憶體器件
314．．．記憶體器件
316．．．記憶體器件
318．．．記憶體器件
320．．．印刷電路板(PCB)
322．．．介面
600．．．記憶體器件
606．．．位址匯流排
608．．．資料匯流排
610．．．控制電路
612．．．位址電路
614．．．記憶體陣列
616．．．資料輸入及輸出(I/O)電路
618．．．輸出驅動器電路
620．．．控制信號節點
624．．．列解碼器
626．．．行解碼器
6281-N ．．．資料輸入/輸出(I/O)節點
630．．．位址輸入信號線路
632．．．感測/快取電路
634．．．信號線路
636．．．終止暫存器
638．．．終止控制電路
640．．．終止控制信號線路
642．．．終止控制信號線路
644．．．控制信號
702．．．目標位址欄位
704．．．終止值欄位
804．．．驅動器
812．．．信號線路
814．．．信號線路
816．．．電壓源
818．．．輸出驅動器電路
828．．．資料節點/信號線路
900．．．終止電路
916．．．電壓源
920．．．參考源
922．．．節點
8081 ．．．上拉器件
8082 ．．．上拉器件
8083 ．．．上拉器件
8084 ．．．上拉器件
8101 ．．．下拉器件
8102 ．．．下拉器件
8103 ．．．下拉器件
8104 ．．．下拉器件
9081 ．．．上拉器件
9082 ．．．上拉器件
9083 ．．．上拉器件
9084 ．．．上拉器件
9101 ．．．下拉器件
9102 ．．．下拉器件
9103 ．．．下拉器件
9104 ．．．下拉器件
圖1展示一典型記憶體系統之一功能性方塊圖。
圖2展示利用晶粒上終止(ODT)之一典型記憶體系統的一功能性方塊圖。
圖3展示根據本發明之一實施例之一記憶體系統的一功能性方塊圖。
圖4展示根據本發明之一實施例之一終止操作的一流程圖。
圖5展示根據本發明之一實施例之一記憶體系統表徵方法的一流程圖。
圖6展示根據本發明之一實施例之經組態以利用ODT之一記憶體器件的一功能性方塊圖。
圖7展示根據本發明之一實施例之一記憶體器件之一終止暫存器的一方塊圖表示。
圖8展示根據本發明之一實施例之一記憶體器件之一驅動器電路的一示意性表示。
圖9展示根據本發明之一實施例之一記憶體器件之一驅動器電路的一示意性表示。
(無元件符號說明)

Claims (27)

  1. 一種記憶體器件，其包括：一記憶體單元陣列；一介面；一第一終止電路，其中該第一終止電路經組態以調整該介面之一阻抗特性；及控制電路，其中該控制電路經組態以回應於在該介面處接收到一特定位址而啟動該第一終止電路，該特定位址與儲存於該記憶體器件中的一目標位址相匹配，且其中該目標位址對應於一相異記憶體器件。
  2. 如請求項1之記憶體器件，其進一步包括經組態以調整該介面之一阻抗特性之一第二終止電路，其中該控制電路進一步經組態以回應於在該介面處接收到一第二位址而啟動該第二終止電路。
  3. 如請求項2之記憶體器件，其中該特定位址與該第二位址係同一位址。
  4. 如請求項1之記憶體器件，其進一步包括：其中該介面包括一或多個節點；其中該第一終止電路係一或多個終止電路中之一者，其中該一或多個終止電路中之每一者經組態以調整該介面之該等節點中之一各別節點之一阻抗特性；其中該控制電路經組態以回應於在該介面處接收到該特定位址而啟動該一或多個終止電路中之至少一者。
  5. 如請求項4之記憶體器件，其中該控制電路進一步經組 態以回應於在該介面處接收到一特定位址集合中之任一位址而啟動該一或多個終止電路中之至少一者，且其中該特定位址集合包含至少該特定位址。
  6. 如請求項5之記憶體器件，其中該控制電路進一步經組態以回應於在該介面處接收到該特定位址集合中之不同位址而啟動該一或多個終止電路中之不同終止電路。
  7. 如請求項5之記憶體器件，其中該控制電路進一步經組態以回應於在該介面處接收的除該特定位址集合中之任一位址以外之一位址而停用該一或多個終止電路。
  8. 如請求項7之記憶體器件，其中該控制電路進一步經組態以回應於在該介面處接收的除該特定位址集合中之任一位址以外且除對應於該記憶體器件之一位址以外之一位址而使該記憶體器件在一休眠模式中操作。
  9. 如請求項3之記憶體器件，其中該第二位址包括對應於該記憶體器件之一位址。
  10. 如請求項4至8中任一項之記憶體器件，其中該特定位址對應於共同耦合至該記憶體器件之一不同記憶體器件。
  11. 如請求項5至8中任一項之記憶體器件，其進一步包括經組態以儲存對應於該特定位址集合之位址資訊之一暫存器。
  12. 如請求項11之記憶體器件，其中該暫存器進一步經組態以儲存與該位址資訊相關聯之一終止值。
  13. 如請求項11之記憶體器件，其中該位址資訊包括一選定位址範圍。
  14. 如請求項3之記憶體器件，其中該第二位址對應於該記憶體器件。
  15. 一種線路終止方法，其包括：回應於在一記憶體器件處接收到一特定位址而選擇該記憶體器件作為一終止器件，該特定位址與儲存於該記憶體器件中的一目標位址相匹配，且其中該目標位址對應於一相異記憶體器件。
  16. 如請求項15之方法，其中選擇一記憶體器件包括選擇該記憶體器件作為另一記憶體器件之一終止器件。
  17. 如請求項15之方法，其進一步包括回應於在該記憶體器件處接收一第二位址而選擇該記憶體器件作為自身之一終止器件，其中該第二位址對應於該記憶體器件。
  18. 如請求項15之方法，其中選擇一記憶體器件包括：監視用於該特定位址之一位址匯流排之信號線路；及回應於接收到該特定位址而啟動該記憶體器件中之終止電路。
  19. 如請求項18之方法，其中啟動終止電路包括將一上拉電阻及/或一下拉電阻耦合至該記憶體器件之一輸出驅動器。
  20. 如請求項19之方法，其中啟動該終止電路包括回應於與該特定位址相關聯之一終止值而啟動該終止電路之特定部分。
  21. 如請求項15至20中任一項之方法，其進一步包括將與該特定位址相關聯之終止資訊儲存於該記憶體器件中。
  22. 如請求項15至20中任一項之方法，其中回應於接收到一 特定位址而選擇一記憶體器件作為一終止器件包括：在複數個記憶體器件中之每一者處接收該特定位址；及回應於接收到該特定位址而啟動該複數個記憶體器件中之至少兩者中之終止電路。
  23. 如請求項15至20中任一項之方法，其中回應於接收到一特定位址而選擇一記憶體器件作為一終止器件包括：在複數個記憶體器件中之每一者處接收該特定位址，其中該等記憶體器件中之每一者包括複數個晶粒；及回應於接收到該特定位址而啟動該複數個記憶體器件中之至少一者之該等晶粒中之至少兩者中的終止電路。
  24. 如請求項15至20中任一項之方法，其中回應於接收到一特定位址而選擇一記憶體器件作為一終止器件包括：回應於該記憶體器件接收到該特定位址而調整該記憶體器件之一阻抗特性。
  25. 如請求項24之方法，其進一步包括：在接收該特定位址之前將對應於該特定位址之位址資訊儲存於該記憶體器件中，判定該所接收之特定位址是否對應於該所儲存之位址資訊，及在該所接收之特定位址對應於該所儲存之位址資訊時，調整該記憶體器件之該阻抗特性。
  26. 如請求項25之方法，其中儲存對應於該特定位址之位址資訊進一步包括儲存包含該特定位址之一位址範圍。
  27. 如請求項15之方法，其進一步包括回應於在該記憶體器件處接收對應於一第二位址而選擇該記憶體器件作為自身之一終止器件。
TW100128964A 2010-08-13 2011-08-12 線路終止方法及裝置 TWI497525B (zh)

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