KR101496593B1 - 라인 종단 방법 및 장치 - Google Patents

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Abstract

다수의 메모리 소자에 연결되는 신호 라인의 종단을 위한 방법 및 장치가 개시된다. 이러한 한가지 방법은 메모리 소자가 특정 어드레스를 수신함에 따라, 상기 메모리 소자의 인터페이스의 하나 이상의 단자의 입력 임피던스를 조정하는 단계를 포함한다. 이러한 한가지 장치는 특정 어드레스를 수신함에 따라 상기 신호 라인들 중 하나 이상에 의해 확인되는 입력 임피던스를 선택적으로 조정하도록 구성되는 메모리 소자를 포함한다.

Description

라인 종단 방법 및 장치 {LINE TERMINATION METHODS AND APPARATUS }
본 발명은 일반적으로 전자 소자의 신호 라인에 관한 것이고, 특히, 하나 이상의 실시예에서, 비휘발성 메모리 소자를 이용한 라인 종단에 관한 것이다.
전자 소자의 시간에 따라 변하는 신호를 이용하여, 신호 라인이라 불리는 하나 이상의 전도체를 통해 정보(예를 들어, 데이터)를 전달할 수 있다. 이러한 신호 라인들은 예를 들어 어드레스 또는 데이터 버스와 같은 통신 버스를 형성하기 위해 종종 함께 묶여진다. 종단(termination)은 버스의 다양한 전기적 성질로 인한 소정의 전송 라인 효과를 감소시키기 위해 이러한 버스 상에서 자주 사용된다. 예를 들어, 함께 연결된 두 신호 라인의 특성 임피던스 부조화(mismatch)가 반사로 나타날 수 있다. 용량성 및 유도적 효과가 신호 무결성과 관련된 바람직하지 못한 문제점들을 또한 야기할 수 있다. 따라서, 데이터가 버스 상에서 송신됨에 따라 데이터 손상 가능성을 감소시키기 위해 이러한 효과들을 감소시키는 것이 통상적으로 바람직하다.
메모리 소자는 어드레스 및 데이터 버스를 종종 이용하는 소자들의 일례다. 메모리 소자는 통상적으로, 컴퓨터 또는 다른 전자 소자에서 내부, 반도체, 집적 회로로 제공된다. RAM, ROM, DRAM, SDRAM, 및 플래시 메모리를 포함한, 서로 다른 많은 타입의 메모리가 존재한다.
넓은 범위의 전자 애플리케이션을 위한 비휘발성 메모리의 인기있는 소스로 플래시 메모리 소자가 발전하고 있다. 플래시 메모리 소자는 통상적으로, 고-메모리 밀도, 고-신뢰도, 및 저-전력 소모를 가능하게 하는 일-트랜지스터 메모리 셀을 이용한다. 전하 저장 구조물(가령, 부동 게이트 또는 전하 트랩)의 프로그래밍(기록(writing)이라고도 불림)을 통한, 또는 다른 물리적 현상(예를 들어, 상변화 또는 편광)을 통한, 셀의 임계 전압 변화는 각 셀의 데이터 값을 결정한다. 플래시 메모리의 공통적 용도는 PC, PDA, 디지털 카메라, 디지털 미디어 플레이어, 셀룰러폰, 및 탈착형 메모리 모듈을 포함한다.
NAND 플래시 메모리 소자는 기본 메모리 셀 구조가/에 구성/액세스될 수 있는 로직 형태용의 플래시 메모리 소자의 흔한 형태다. 통상적으로, NAND 플래시 메모리 소자용 메모리 셀들의 어레이는, 일 스트링의 메모리 셀들이 직렬로, 소스부터 드레인까지, 함께 연결되도록, 구성된다.
더 높은 데이터 판독 및 기록 전송 속도를 향한 요청에 부합하기 위해, 설계자들은 메모리 소자 및 시스템의 액세스 속도를 증가시키는 데 노력을 경주하고 있다. 메모리 시스템은 통상적으로, 공통 회로 보드 상에서 함께 연결되고 공통 데이터 버스 상에서 통신하는 복수의 메모리 소자 패키지(가령, 다이)로 구성되는 경우가 자주 있다. 그러나, 데이터 전송 속도 증가와 관련된 한가지 문제점은 메모리 시스템의 다양한 버스 신호 라인 상에서 이러한 데이터의 버스트 중 신호 무결성을 유지하는 것이다. 이러한 전송 속도가 증가함에 따라, 데이터 버스의 임피던스 특성이 더욱 공고해진다. 회로 보드의 용량성 및 유도적 특성은, 이와 같이 높은 데이터 속도에서 데이터 버스 상의 신호 파형을 왜곡시키기 시작할 수 있다. 예를 들어, 파형은 넓게 펼쳐지기 시작하고(spread out), 및/또는, 데이터 버스 신호 상의 부조화 임피던스의 위치에서 반사가 발생할 수 있다.
본 명세서를 읽고 이해할 때 당 업자에게 명백해지는 상술한 이유로, 그리고, 아래 설명되는 다른 이유로, 다양한 메모리 소자 구조에서 대안의 종단 방법 및 장치가 필요하다.
도 1은 전형적인 메모리 시스템의 기능 블록 도표를 도시한다.
도 2는 온-다이 종단(ODT: On-Die Termination)을 이용한 전형적인 메모리 시스템의 기능 블록도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 기능 블록도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 종단 작동의 순서도를 도시한다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템 특성화 방법의 순서도를 도시한다.
도 6은 본 발명의 일 실시예에 따른 ODT를 이용하도록 구성되는 메모리 소자의 기능 블록도를 도시한다.
도 7은 본 발명의 일 실시예에 따른 메모리 소자의 종단 레지스터의 블록도 표현을 도시한다.
도 8은 본 발명의 일 실시예에 따른 메모리 소자의 드라이버 회로의 개략적 표현을 도시한다.
도 9는 본 발명의 일 실시예에 따른 메모리 소자의 드라이버 회로의 개략적 표현을 도시한다.
발명의 다음의 상세한 설명에서, 본 발명을 실시할 수 있는 구체적 실시예들이 도해를 통해 도시되고 구체적 실시예들의 일부분을 형성하는 첨부 도면을 참조한다. 도면에서는 유사한 도면부호들이 여러 도면에 걸쳐 실질적으로 유사한 구성요소를 나타낸다. 이러한 실시예는 당 업자가 발명을 실시하기에 충분히 상세하게 설명된다. 다른 실시예를 이용할 수 있고, 본 발명의 범위로부터 벗어나지 않으면서 구조적, 논리적, 및 전기적 변화가 이루어질 수 있다. 따라서, 다음의 상세한 설명은 제한적인 측면에서 취급되어서는 안된다.
고-데이터 속도 애플리케이션에서 신호 무결성을 개선시키는 데 사용되는 한가지 방법은 ODT(On-Die Temination)라 불리는 기술을 이용하는 것이다. ODT는 시스템 데이터 버스에 연결되는 특정 메모리 소자(가령, 다이 또는 패키지)의 각각의 데이터 노드(가령, 데이터 출력)를 데이터 버스의 각각의 라인(가령, 신호 라인)에 대한 종단 장치로 작용(가령, 기능)하도록 구성함으로써 이용될 수 있다. 예를 들어, 특정 다이가 종단 장치(가령, 종단 메모리 장치)로 작용하는 경우에, 전압 디바이더로 구성되는 풀-업 및 풀-다운 저항기가 종단 장치의 각각의 데이터 노드에 연결될 수 있다. 따라서, 종단 장치의 데이터 노드는 그 연결을 위한 데이터 버스에 대한 버스 종단기로 작용한다.
현재의 ODT 방법과 관련된 한가지 특별한 문제점은, 종단 장치로 작용하여야 할 시기를 각각의 메모리 소자에 지시하기 위해 개별 제어 신호를 이용함으로써 종단 장치로 작용하도록 메모리 소자가 선택된다는 점이다. 또는, 제어 신호들의 조합을 이용하여 종단 모드 명령을 표시한다. 이 두 가지 방법 모두 이러한 제어 신호를 구성하기 위해 추가적인 로직을 필요로하고, 및/또는 메모리 시스템에 추가적인 신호 라인의 추가를 필요로하며, 이는 회로 보드 상의 실 공간을 점유하게 되고 노이즈 문제와 같은 바람직하지 않은 추가적 효과를 야기할 수 있다. 현재의 ODT 방법에 반해, 본 발명의 다양한 실시예는 예를 들어, 종단 장치가 특정 어드레스를 수신함에 따라, 종단 장치의 선택을 돕는다.
전형적인 메모리 시스템(100)이 도 1에 도시된다. 도 1의 메모리 시스템(100)은 예를 들어, 단일 회로 보드(도시되지 않음) 상에 장착될 수 있다. 메모리 시스템(100)에 대한 연결은 인터페이스(112)를 통해 달성될 수 있다. 인터페이스(112)는 회로 보드 상에 형성된 복수의 전도 패드(가령, 에지 커넥터)를 포함할 수 있다. 인터페이스(112)는 예를 들어, 당 분야에 잘 알려져 있는 기계식 멀티-컨덕터 커넥터 중 하나일 수도 있다. 인터페이스(112)는 다른 전자 시스템(도시되지 않음)에 메모리 시스템(100)을 연결할 수 있게 한다. 메모리 시스템(100)은 인터페이스(112)를 통해 예를 들어, PC, 디지털 카메라, 전자 테스트 장비에 연결될 수 있다.
메모리 시스템(100)은, 메모리 시스템(100) 내의 다양한 작동을 통제하면서 인터페이스(112)에 연결된 시스템에 상호작용성 기능(interactivity)을 제공하는 컨트롤러(102)를 더 포함한다. 컨트롤러(102)에 추가하여, 메모리 시스템(100)은 하나 이상의 메모리 소자(114)를 더 포함한다. 각각의 메모리 소자(114)는 추가적인 메모리 패키지(116)(가령, 다이)를 더 포함할 수 있다. 각각의 메모리 소자(114)는 공통 어드레스 버스(104)에 의해 컨트롤러(102)에 연결된다. 어드레스 버스(104)는 예를 들어, 12개의 버스 신호 라인을 포함할 수 있다. 메모리 소자(114)는 공통 데이터 버스(106)에 의해 컨트롤러(102)에 또한 연결된다. 데이터 버스(106)는 예를 들어, 16개의(가령, D0-D15) 버스 신호 라인을 포함할 수 있다.
각각의 메모리 소자(114)는 하나 이상의 공통 제어 신호(108)를 통해 컨트롤러(102)에 또한 연결된다. 제어 신호(108)는 각각의 메모리 소자(114)에 공통적으로 인가되는 신호들을 포함할 수 있다. 예를 들어, 제어 신호(108)는 당 분야에 잘 알려져 있는 클럭 및/또는 다른 동기화 제어 신호를 포함할 수 있다. 메모리 소자(114)는 추가적인 메모리 소자 전용 개별 제어 신호(110)를 통해 컨트롤러(102)에 또한 연결될 수 있다. 제어 신호(110)는 예를 들어, 칩 선택(CS) 신호와 같이, 특정 메모리 소자(114)에만 하나 이상의 제어 신호를 제공한다. 앞서 논의한 바와 같이 ODT를 이용하는 전형적인 메모리 소자/시스템은 예를 들어, 특정 메모리 소자(114)가 메모리 시스템(100) 내 종단 장치로 작용하여야 할 시기를 표시하기 위한 추가적인 개별 제어 신호(110)를 또한 가질 수 있다.
메모리 시스템(100)과 유사하고 ODT를 이용하도록 구성된 메모리 소자(202, 204)를 포함하는 전형적인 메모리 시스템(200)이, 도 2를 참조하여 설명될 수 있다. 도 2의 메모리 시스템(200)은 예를 들어, 도 1과 관련하여 논의한 컨트롤러(102)와 같은 컨트롤러(도시되지 않음)를 포함한다. 도 2의 메모리 시스템(200)은 도 1에 도시되는 메모리 소자(114)와 같은 메모리 소자(202, 204)의 더욱 상세한 도해를 도시한다. 각각의 메모리 소자(202, 204)는 어드레스 버스(206), 데이터 버스(208), 및 복수의 제어 신호(220)에 의해 컨트롤러에 연결된다. 각각의 메모리 소자(202, 204)에 연결되는 것으로 도시되는 제어 신호(220)는 예를 들어, 공통적으로 연결된 제어 신호와 메모리 소자 전용 제어 신호를 모두 포함할 수 있다.
메모리 소자(202)는 제어 신호(220)에 따라 ODT 작동하도록 구성되는 전형적인 메모리 소자(202)의 요소들의 상세도를 또한 도시한다. 메모리 소자(202)는 소자의 메모리 어레이(214)에 액세스하기 위해, 컨트롤러로부터 어드레싱 정보를 수신하기 위해 어드레스 버스(206)에 연결된 어드레스 회로(212)를 포함한다. 메모리 소자(202)는 제어 회로(210)를 더 포함하며, 상기 제어 회로(210)는 제어 신호(220)에 연결되고, 예를 들어, 메모리 어레이(214) 상에서 수행될 판독 및 기록 작동과 같은, 메모리 소자(202) 내의 작동을 관리하도록 구성된다. 제어 회로(210)는 메모리 소자의 출력 드라이버(216) 내의 작동을 관리하도록 또한 구성된다. 이러한 작동들은 개별 출력 드라이버(218)를, 따라서, 데이터 노드(2281-N)를, 예를 들어, 고-임피던스, 구동 또는 종단 모드로 배치시키는 단계를 포함할 수 있다. 출력 드라이버(218)는, 데이터 버스(208) 상의 임의의 버스 연결을 방지하도록 메모리 소자가 특정 메모리 소자 작동에 대해 선택되지 않을 때, 고-임피던스 모드로 배치될 수 있다. 출력 드라이버(218)는 예를 들어, 메모리 소자로부터 판독 작동에 따라 데이터 버스를 특정 상태로 구동시키도록 메모리 소자(202)가 선택될 때 드라이버(222)를 작동시킴으로써 구동 모드로 배치될 수 있다.
메모리 소자(202)는 종단 모드로 또한 배치될 수 있다. 종단 모드에서, 개별 출력 드라이버(2181-N)는 예를 들어, 출력 드라이버(2181)에서 세부적으로 도시되는 바와 같이, 종단 장치의 각각의 데이터 노드(2281-N)에 풀-업(224) 및 풀-다운(226) 저항을 연결(가령, 스위치-인)한다. 이러한 저항(224, 226)은 제어 회로(210)에 의해 제공되는 신호(232)에 따라 스위치 인 및 스위치 아웃된다. 풀-업 및 풀-다운 저항은, 예를 들어, 메모리 소자(202)의 출력 드라이버(2181-N)가 고-임피던스 및/또는 구동 모드에 있을 때, 데이터 노드(2281-N)로부터 분리(가령, 스위치 아웃)된다.
도 3은 본 발명의 다양한 실시예에 따른 메모리 시스템(300)을 도시한다. 도 3에 도시되는 메모리 시스템(300)은 예를 들어, 인쇄 회로 보드(PCB)(320) 상에 구성되는(예를 들어, 물리적으로 배열 및 장착되는) 하나의 컨트롤러(302) 및 4개의 메모리 소자(310-316)를 포함한다. 컨트롤러(302) 및/또는 메모리 소자(310-316)와 같은 메모리 시스템의 구성요소들은, PCB(320)의 일 측부 또는 양 측부 상에 장착될 수 있다. PCB(320)는 예를 들어, 단층 PCB 또는 다층 PCB일 수 있다.
메모리 시스템(300)은 메모리 시스템(300)을 호스트 또는 다른 시스템(도시되지 않음)에 연결시킬 수 있는 전기기계적 커넥터 또는 다른 타입의 커넥터(가령, 에지 커넥터)와 같은, 인터페이스(318)를 더 포함한다. 메모리 시스템(300)은 어드레스 버스(A0-Ax)(304), 데이터 버스(D0-Dn)(306), 및 하나 이상의 제어 신호(CNTRL)(308)를 또한 포함한다. (308)의 개별 제어 신호들은 도면의 가독성을 높이기 위해 도시하지 않았다. 제어 신호(308)는 ALE(Address Latch Enable), CLE(Command Latch Enable), DQS(Data Strobe), 및 CLK(클럭 신호)와 같은 제어 신호들을 포함할 수 있다. 다른 제어 신호도 당 분야에 알려져 있다. 어드레스 버스(304), 데이터 버스(306), 및 제어 신호(308)가 도 3에 서로 독립적으로 모두 도시된다. 그러나, 어드레스 버스(304), 데이터 버스(306), 및 제어 신호(308)는 본 발명의 다양한 실시예에 따라 모두 조합되거나, 부분적으로 조합될 수 있다. 어드레스 버스 및 데이터 버스는 예를 들어, 본 발명의 하나 이상의 실시예에 따라 동일한 물리적 버스를 포함할 수 있다.
메모리 소자(310-316) 각각은 인터페이스(322)를 포함한다. 예를 들어, 각각의 메모리 소자(310-316)의 인터페이스(322)는 메모리 시스템(300)의 신호 라인(304, 306, 308)과의 연결 위치를 제공하는 단자와 같은, 다수의 데이터 노드를 포함할 수 있다. 단자는 전기기계식 연결을 포함할 수 있다. 인터페이스(322)의 단자는 예를 들어, 메모리 시스템의 신호 라인에 대한 용접 리드 연결을 또한 포함할 수 있다. 따라서, 본 발명의 다양한 실시예에 따라 종단 장치로 작동하도록 구성되는 메모리 소자(310-316)는 예를 들어, 인터페이스(322)의 단자들 중 하나 이상에서의 입력 임피던스 조정을 촉진시킨다. 인터페이스(322)의 특정 단자에 연결된 신호 라인에 의해 확인되는 입력 임피던스 특성을 조정함으로써, 예를 들어, 단자에 연결된 특정 신호 라인에 대한 신호 라인 종단이 촉진될 수 있다.
메모리 소자(310-316)는 예를 들어, 하나 이상의 메모리 패키지(가령, 다이)(도시되지 않음)를 또한 포함할 수 있다. 4개의 메모리 소자가 도 3에 도시되지만, 본 발명의 다양한 실시예는 이에 제한되지 않는다. 메모리 시스템(300)은 예를 들어, 본 발명의 다양한 실시예에 따른 하나 이상의 메모리 소자를 포함할 수 있다.
도 3의 메모리 소자(310-316)들 중 하나 이상은 본 발명의 다양한 실시예에 따라 종단 장치로 작동하도록 구성된다. 예를 들어, 메모리 소자 1(310)은 메모리 소자 4(316)에 대한 종단 장치로 작용하도록 미리 선택(가령, 지정)되었을 수 있다. 따라서, (예를 들어, 메모리 소자 4의 물리적 어드레스와 같은) 메모리 소자 4(316)에 대응하는 어드레스를 포함하는 선택된(가령, 표적) 어드레스는 메모리 소자 1(310)에 저장될 것이다. 표적 어드레스는 메모리 소자 1(310)의 비휘발성 부분에 저장될 수 있고, 여기서, 예를 들어, 리셋(RESET) 및/또는 파워 업 작동에 이어, 초기화 작동의 일부분으로 특정 레지스터 내로 로딩된다. 하나 이상의 실시예에 따르면, 표적 어드레스는 메모리 소자 1(310) 외부의 컨트롤러에 의해 지정될 수 있고, 표적 어드레스는 초기화 작동의 일부분으로 메모리 소자 레지스터 내로 로딩된다. 초기화에 이어, 메모리 소자 1(310)은 어드레스 버스(304)의 하나 이상의 신호 라인을 모니터링한다. 그 후 메모리 소자 4(316)는 예를 들어, 판독 또는 기록 작동과 같이, 수행될 메모리 소자 작동에 대해 표적화될 수 있다.
메모리 소자 4(316)에 대응하는 어드레스가 그 후 어드레스 버스(304)를 통해 송신되어 메모리 소자 4(316)에 액세스할 수 있게 되고, 따라서, 의도한 메모리 소자 작동을 수행할 수 있게 된다. 어드레스 버스(304)를 통해 송신되는 어드레스는 메모리 소자 1(310) 및 메모리 소자 4(316) 모두에 의해 수신될 것이고, 이는 둘 모두 어드레스 버스(304)에 공통적으로 연결되기 때문이다. 메모리 소자 1(310)이 메모리 소자 4(316)에 대한 종단 장치로 작용하도록 지정됨에 따라, 메모리 소자 1(310)은 종단 모드를 입력함으로써 반응할 것이고, 이는 메모리 소자 1(310) 내의 종단 회로(선택되지 않음)를 선택(가령, 활성화)하는 단계를 포함할 수 있다.
메모리 소자 1(310)만이 어드레스 버스(304)를 모니터링하고 특정 표적 어드레스를 수신함에 따라 그 종단 회로를 활성화시키는 것으로 설명되고 있으나, 본 발명의 다양한 실시예는 이에 제한되지 않는다. 예를 들어, 각각의 메모리 소자(310-316)는 어드레스 버스(304)를 모니터링할 수 있다. 메모리 소자 작동이 수행될 것임에 대한 표시사항을 수신함에 따라, 각각의 메모리 소자(310-316)는, 수행될 현재의 메모리 소자 작동 중 메모리 소자가 종단 모드에 들어가야할지 여부를 결정하기 위해, 각각의 메모리 소자에 저장된 표적 어드레스와, 수신한 어드레스를 비교할 수 있다. 현재의 메모리 소자 작동에 대한 종단 장치로 작용하도록 지정되지 않은 메모리 소자는, 종단 회로를 활성화시키지 않으면서 어드레스 버스를 모니터링하는 단계로 되돌아갈 수 있다.
메모리 시스템(300)은 본 발명의 하나 이상의 실시예에 따라 종단 장치로 작용하도록 구성되는 모든 메모리 소자(310-316)를 포함할 수 있다. 추가적인 실시예는 메모리 소자들의 서브세트가 종단 장치로 작용하도록 구성되도록 하는 메모리 시스템을 포함한다. 예를 들어, 메모리 소자 1(310) 및 메모리 소자 3(314)은 하나 이상의 실시예에 따라 종단 모드로 기능하도록 구성될 수 있고, 메모리 소자 2(312) 및 메모리 소자 4(316)는 예를 들어, 종단 모드 기능용으로 구성되지 않은 메모리 소자일 수 있다. 다양한 실시예에 따르면, 메모리 소자들 중 하나 이상이 동시에 종단 모드로 작동하도록 구성될 수 있다.
각각의 메모리 소자(310-316)가 예를 들어, 하나 이상의 다이를 포함하는 하나 이상의 실시예에서, 각각의 다이는 종단 장치로 작용하도록 구성될 수 있다. 추가적인 실시예는 각각의 메모리 소자(310-316)의 다이의 서브세트가 종단 장치로 작용하도록 구성되는 메모리 시스템을 포함할 수 있다. 이러한 실시예에서, 예를 들어, 표적 어드레스가 메모리 소자 1(310) 내 제 1 다이에 대응할 경우, 예를 들어, 메모리 소자 2(312) 내 하나 이상의 다이는, 종단 모드로 기능하도록 구성될 수 있다. 따라서, 하나 이상의 실시예에 따르면, 메모리 시스템(300)의 임의의 개수의 메모리 소자 내 임의의 개수의 다이가, 예를 들어, 메모리 소자 작동 중과 같은, 특정 시간에 종단 모드로 기능하도록 구성될 수 있다. 특정 메모리 소자 내 특정 다이가, 본 발명의 다양한 실시예에 따라, 자신에 대한, 및/또는, 특정 메모리 소자의 다른 다이에 대한, 종단 장치로 작용할 수 있다.
병렬로 종단 장치로 기능하는 2개 이상의 다이를 가질 경우, 각각의 종단 장치의 종단 값(가령, 종단 저항)과 종단 장치로 기능하는 다이의 수의 팩터만큼 전체 칩 커패시턴스를 감소시켜야 하고, 입력/출력(I/O) 전력 버스 상에서의 강하를 완화시킬 수 있다. 추가적으로, 종단 장치로 기능하는 다이가 메모리 소자(310-316) 중 단 하나 내에 있는 실시예에서, 종단 장치들은, 반사를 방지시켜야 하는, 단일 종단 장치로 작용하기에 충분하게 전기적으로 가깝다고 판단된다. 더욱이, 하나 이상의 실시예에 따르면, 각각의 메모리 소자의 각각의 다이는 동일한 종단 값 또는 서로 다른 종단 값, 또는 더욱 유연한 옵션을 제공하는 이들의 조합을 갖도록 구성될 수 있다.
도 4는 본 발명의 다양한 실시예에 따른, 메모리 시스템(300)과 같은, 메모리 시스템 내 하나 이상의 메모리 소자를 작동시키는 방법(400)을 설명한다. 메모리 시스템의 하나 이상의 메모리 소자는 슬립(sleep)(가령, 모니터) 모드로 작동할 수 있고(402), 여기서, 메모리 소자는 특정 메모리 소자 작동이 메모리 시스템 내에서 수행될 것임에 관한 표시사항을 기다린다(가령, 스누프). 메모리 소자 작동이 수행될 것임에 관한 표시사항을 수신하면, 메모리 소자는 슬립 모드로부터 "깨어난다"(404). 다가오는 메모리 소자 작동의 표시사항은, 예를 들어, 메모리 시스템(300)의 다양한 제어 신호 라인(308) 상의 특정 활동 및/또는 어드레스 버스(304) 활동으로부터 얻을 수 있다. 슬립 모드에서 대기하는 메모리 소자는 예를 들어, 배터리 방식 장치와 같이, 여러 전자 장치에서 종종 바람직한 메모리 시스템에 의한 전력 이용 감소를 촉진시킨다.
메모리 소자 작동을 위한 메모리 소자를 식별하기 위해 어드레스 버스 상에서 송신되는 어드레스를 수신하면, 각각의 메모리 소자에서 비교가 이루어진다(406). 이 비교는 수신한 어드레스가 각각의 메모리 소자 내 저장된 표적 어드레스와 일치하는지 여부를 결정(408)하도록 구성된다. 본 발명의 다양한 실시예에 따라, 메모리 소자가 자신에 대한 종단 장치로 작용할 수 있기 때문에, 메모리 소자 작동을 위해 선택된 메모리 소자에서 비교(406)가 이루어질 수 있다. 수신한 어드레스와 메모리 소자의 전부 또는 일부에 저장된 표적 어드레스 사이에 일치점이 없을 경우(410), 해당 메모리 소자는 슬립 모드로 복귀할 것이다(402). 그러나, 메모리 소자 작동을 위해 선택된 메모리 소자는, "깨어 있는" 상태를 유지하거나, 예를 들어, 메모리 소자 작동을 수행하기 전에 깨기 전의 슬립 모드로 일시적으로 되돌아갈 수 있다. 수신한 어드레스와 메모리 소자 내 저장된 표적 어드레스 사이에 일치가 나타날 경우(412), 해당 메모리 소자는 메모리 소자 내 종단 회로를 활성화(414)시킴으로써 반응할 수 있다. 현 메모리 소자 작동의 완료시, 메모리 소자는 종단 회로를 비활성화시킬 수 있고, 슬립 모드(402)로 되돌아갈 수 있다. 메모리 시스템의 메모리 소자들은, 다른 메모리 소자 작동이 메모리 시스템 내에서 수행될 것임을 표시하는 다른 표시사항이 검출될 때까지 슬립 모드(402)에 머무를 수 있다.
종단 장치로 작용할 것임을 검출한 메모리 소자는 메모리 소자 작동이 시작될 때까지 종단 회로를 활성화시키지 않을 수 있다. 예를 들어, 종단 장치는 종단 회로 활성화 이전에 어드레스 버스 상의 활동에 따라, 및/또는 제어 신호 상의 추가적인 활동에 따라, 반응할 수 있다. 종단 장치는 종단 회로 활성화 이전에 지정된 시간 주기(가령, 특정 개수의 클럭 사이클)를 또한 기다릴 수 있다. 메모리 소자 작동이 시작될 때까지 종단 회로의 활성화를 지연시킴으로써, 추가적인 전력 절감이 실현될 수 있다.
상술한 바와 같이, 본 발명의 다양한 실시예에 따른 메모리 소자는 소정의 메모리 소자 활동 중 종단 장치로 작용하도록 지정된다. 본 발명의 다양한 실시예에 따라 시스템에 대한 종단 장치로 작용하도록 메모리 시스템의 메모리 소자를 지정하는 방법은, 예를 들어 도 5 및 도 3을 참조하여 설명된다. 상술한 바와 같이, 하나 이상의 메모리 소자가 인쇄 회로 보드 상에 물리적으로 배열될 수 있다. 회로 보드의 물리적 레이아웃은 메모리 시스템의 신호 라인의 특성 임피던스에 영향을 미칠 수 있다. 트레이스 길이 및 폭, 라우팅 및 회로 보드 물질 각각은 메모리 시스템의 신호 라인의 임피던스에 영향을 미칠 수 있다. 따라서, 시스템 설계자는 메모리 시스템의 최초 물리적 레이아웃을 수행할 수 있다(502).
레이아웃 작동(502)에 이어, 메모리 시스템의 다양한 신호 라인의 임피던스 특성을 특성화시키도록 레이아웃의 분석이 수행된다(504). 그 후, 메모리 시스템의 작동 중 수행될 수 있는 다양한 메모리 소자 작동 중 어느 메모리 소자가 종단 장치로 작용할 수 있는 지를 식별하기 위해 추가적인 분석이 수행될 수 있다(506). 그 후 표적 어드레스가, 메모리 시스템의 작동 중 종단 장치로 작동할, 식별된 메모리 소자에 저장된다(508). 예를 들어, 도 3의 메모리 소자 3(314)은 메모리 소자 1(310) 상에서 수행되는 하나 이상의 메모리 소자 작동에 대한 종단 장치로 작동하도록 식별될 수 있다(506). 그 후 메모리 소자 1(310)의 어드레스(가령, 표적 어드레스)가 메모리 소자 3(314)에 저장된다(508). 따라서, 메모리 소자 3(314)은 본 발명의 하나 이상의 실시예에 따라 메모리 소자 1(310)에 대한 종단 장치로 지정되어 있다.
도 6은 본 발명의 하나 이상의 실시예에 따라, 도 3에 도시되는 메모리 소자(310-316)와 같은, ODT용으로 구성되는 메모리 소자(600)를 도시한다. 메모리 소자(600)는 예를 들어, 도 3에 도시되는 컨트롤러(302)와 같은, 컨트롤러(도시되지 않음)에 모두 연결될 수 있는 복수의 제어 신호(644), 어드레스 버스(606), 및 데이터 버스(608)에 연결되는 것으로 도시된다. 추가적인 메모리 소자(600)(도시되지 않음)는 제어 신호(644), 어드레스 버스(606), 및 데이터 버스(608)에 또한 연결될 수 있다.
메모리 소자(600)는 행 및 열로 논리적으로 배열될 수 있는 메모리 셀(614)들의 하나 이상의 어레이를 포함한다. 본 발명의 하나 이상의 실시예에 따르면, 메모리 어레이(614)의 메모리 셀들은 비휘발성 메모리 셀(가령, 플래시 메모리 셀)이다. 메모리 어레이(614)는 메모리 소자(600)의 일부분으로 단일 다이 또는 복수 다이 상에 위치하는 메모리 셀들의 블록 및 복수의 뱅크를 또한 포함할 수 있다. 메모리 어레이(614)는 단일 레벨(SLC) 및/또는 멀티레벨(MLC) 메모리 셀을 포함할 수 있다. 예를 들어, 단일 레벨 메모리 셀(SLC)은 각각의 메모리 셀 상의 데이터의 단일 이진 디지트(가령, 비트)를 저장할 수 있다. 멀티레벨 메모리 셀은 메모리 셀 상에 저장되는 특정 범위의 임계 전압(Vt)에 데이터 상태(가령, 비트 패턴으로 표현됨)를 할당한다. MLC 기술은, 메모리 셀의 수명 시간 작동 중 할당된 임계 전압 범위의 안정성과, 셀에 할당된 임계 전압 범위의 크기에 따라, 셀 당 2개 이상의 이진 디지트(가령, 2, 4, 8, 16비트)를 저장할 수 있다.
어드레스 신호 라인(A0-Ax)(630) 상에서 수신되는 어드레스 신호를 래칭하기 위해 어드레스 회로(612)가 제공된다. 신호 라인(630) 상에서 수신되는 어드레스 신호는 메모리 어레이(614)에 액세스하기 위해 로우 디코더(624) 및 칼럼 디코더(626)에 의해 디코딩된다. 어드레스 입력 신호 라인(A0-Ax)(630)의 수는 메모리 어레이(614)의 밀도 및 구조에 따라 좌우된다. 즉, 어드레스 디지트(A0-Ax)의 수는 예를 들어, 메모리 셀 카운트 증가와, 뱅크 및 블록 카운트 증가와 함께 증가한다.
메모리 소자(600)는 감지/캐시 회로(632)와 같이, 감지 장치를 이용하여 메모리 어레이 칼럼 내 전압 또는 전류 변화를 감지함으로써 메모리 어레이(614) 내 데이터를 판독할 수 있다. 감지/캐시 회로(632)는, 적어도 하나의 실시예에 따라, 메모리 어레이(614)로부터 일 로우(a row)의 데이터를 판독 및 래칭하도록 연결된다.
데이터 입력 및 출력(I/O) 회로(616)는 데이터 버스(608)에 연결되는 복수의 데이터 I/O 노드(628)를 통해 양방향 데이터 통신을 촉진시킨다. I/O 회로(616)는 본 발명의 다양한 실시예에 따라 다수의 출력 드라이버 회로(618)를 포함한다. 제어 회로(610)는 메모리 어레이(614)에/로부터 데이터를 기록/소거하는 등의 메모리 소자 작동을 촉진시키도록 구성된다. 데이터는 예를 들어, N개의 신호 라인을 포함하는, 신호 라인(634)을 통해, 감지/캐시 회로(632)와 I/O 회로(616) 사이에서 전달된다.
메모리 소자(600)는 하나 이상의 표적 어드레스와 같은, 종단 정보를 저장하도록 구성되는 종단 레지스터(636)를 더 포함한다. 하나 이상의 실시예에 따라, 종단 정보는 저장된 표적 어드레스와 관련된 종단 값(가령, 획득할 임피던스 특성)을 또한 포함할 수 있다. 정보 레지스터(636)는 메모리 소자(600) 내의 휘발성 또는 비휘발성 저장 장치를 나타낼 수 있다. 도 6의 예에 도시되지 않지만, 종단 레지스터(636)는 메모리 어레이(614)의 일부분일 수 있다. 종단 제어 회로(638)는 종단 제어 신호 라인(640, 642)을 이용(가령, 구동)하는 출력 드라이버(618)를 포함하는 종단 회로를 제어하도록 구성된다. 제어 회로(610)는 적어도 부분적으로, 본 발명의 다양한 실시예를 촉진시키도록 구성된다. 예를 들어, 제어 회로(610)는 종단 레지스터(636) 및 종단 제어 회로(638)의 작동을 관리할 수 있다.
도 6의 일례의 종단 레지스터(636)의 추가적인 세부사항이 도 7을 참조하여 제공된다. 종단 레지스터(636)는 본 발명의 다양한 실시예에 따라 종단 정보(가령, 표적 어드레스 및/또는 종단값)를 저장하기 위한 복수의 필드를 포함할 수 있다. 종단 레지스터(636)는 메모리 소자의 초기화 작동 중 로딩될 수 있다. 표적 어드레스 및 종단 값은, 사용될 경우, 예를 들어, 종단 레지스터(636)를 로딩하기 위해 초기화 작동 중 액세스되도록 메모리 어레이(614) 내에 저장될 수 있다.
종단 레지스터(636)의 표적 어드레스 필드(702)는 특정 메모리 소자에게 지정된 메모리 소자의 하나 이상의 어드레스를 저장한다. 예를 들어, 다가오는 메모리 소자 작동에 대해 메모리 시스템의 특정 메모리 소자가 선택(가령, 표적화)될 경우, 메모리 소자(600)는 (예를 들어, 메모리 시스템 컨트롤러에 의해 송신되는) 어드레스 버스(606) 상에서 수신되는 어드레스를 종단 레지스터(636)에 저장된 표적 어드레스와 비교할 것이다. 수신한 어드레스가 종단 레지스터(636)에 저장된 표적 어드레스와 일치할 경우, 메모리 소자(600)는 다가오는 메모리 소자 작동 중 종단 장치로 작용할 것임을 인지한다. 수신한 어드레스가 종단 레지스터(636)에 저장된 표적 어드레스와 일치하지 않을 경우, 메모리 소자(600)는 다가오는 메모리 소자 작동 중 종단 장치로 작용하지 않을 것임을 인지한다. 종단 레지스터(636)가 복수의 표적 어드레스 레지스터 필드 1-N(702) 및 관련 종단값 필드(가령, 종단 저항 값)(704)를 포함하는 것으로 도시되지만, 종단 레지스터(636)는 단일 표적 어드레스 필드(702) 및 관련 종단값 필드(704)로 구성될 수 있다. 종단 레지스터(636)는 본 발명의 다양한 실시예에 따라 하나 이상의 표적 어드레스 필드(702)만으로 또한 구성될 수 있다. 종단 레지스터(636)는 예를 들어, 단 하나의 표적 어드레스 필드(702)를 포함할 수 있다.
표적 어드레스 필드(702)에 저장되는 어드레스 정보는 메모리 시스템의 표적 메모리 소자의 실제 어드레스를 포함할 수 있다. 표적 어드레스 정보는 예를 들어, 일 범위의 어드레스들을 나타내는 값과 같이, 하나 이상의 표적화된 메모리 어드레스에 또한 대응할 수 있다. 메모리 소자(600)는 예를 들어, 표적 어드레스 필드(702)에 저장된 일 범위의 어드레스들에 의해 커버되는 메모리 시스템 내 임의의 표적화된 메모리 소자에 대한 종단 장치로 지정될 수 있다. 특정 메모리 소자의 종단 레지스터(636)는, 예를 들어, 특정 메모리 소자와는 다른 메모리 소자의 어드레스들과 함께, 특정 메모리 소자의 어드레스 자체를 보유할 수 있다. 따라서, 메모리 소자는 본 발명의 다양한 실시예에 따라, 자신에 대한 및/또는 다른 메모리 소자에 대한 종단 장치로 작용할 수 있다.
도 8은 도 6의 출력 드라이버(618)들 중 하나 이상을 포함하는 종단 회로의 상세도를 도시한다. 도 8은 단일 출력 드라이버 회로(818)를 도시한다. 출력 드라이버 회로(818)는 메모리 소자(600)의 메모리 소자 판독 작동 중과 같이, 신호 라인(634)들 중 하나의 로직 레벨에 따라, 데이터 노드(828)를 구동시키도록 구성되는 드라이버(804)를 포함한다. 데이터 노드(828)는 예를 들어, 데이터 버스(608)에 연결되는 복수의 데이터 노드(628) 중 하나일 수 있다. 출력 드라이버 회로(818)는 공급 전압 Vcc와 같은 전압 공급원(816)과 신호 라인(828) 사이에 연결되는 것으로 도시되는 트랜지스터와 같은, 복수의 풀-업 장치(808)를 또한 포함한다. 그러나, 다른 전압 공급원도 예를 들어, 풀-업 장치(808)에 연결될 수 있다. 각각의 풀-업 장치(808)의 제어 게이트는 예를 들어, 종단 제어 회로(638)에 의해 종단 제어 신호 라인(642) 상에서 구동되는 제어 신호를 수신하도록 신호 라인(812)에 의해 연결될 수 있다. 신호 라인(812)은 4개의 개별 신호 라인을 포함할 수 있고, 한개씩 신호 라인이 4개의 풀-업 장치(808)의 각각의 제어 게이트에 연결된다. 신호 라인(812)은 도면의 가독성을 높이기 위해 단일 버스로 도시된다.
출력 드라이버 회로(818)는 예를 들어, Vss(820)와 같은, 기준 전압원과 신호 라인(828) 사이에 연결되는 것으로 도시되는 트랜지스터와 같이, 복수의 풀-다운 장치(810)를 또한 포함한다. 풀-업 장치(808)와 유사하게, 각각의 풀-다운 장치(810)의 제어 게이트는 신호 라인(814)에 연결되어, 예를 들어, 종단 제어 회로(638)에 의해 종단 제어 신호 라인(640) 상에서 구동되는 제어 신호를 수신할 수 있다. 신호 라인(814)은 4개의 개별 신호 라인들을 포함할 수 있고, 4개의 풀-다운 장치(810)의 각각의 제어 게이트에 신호 라인이 하나씩 연결된다. 신호 라인(814)은 도면의 가독성을 높이기 위해 단일 버스로 또한 도시된다. 도 8에 트랜지스터로 도시되지만, 풀-업 장치(808) 및 풀-다운 장치(810)는 저항과 직렬인 스위치와 같이, 다른 구조를 포함할 수 있다.
도 8에 도시되는 출력 드라이버 회로(818) 구조는, 메모리 소자가 종단 장치로 작용하고 있을 때, 종단 제어 회로(638)를 풀-업 장치(808) 및/또는 풀-다운 장치(810)의 임의의 조합에 선택적으로 연결시킬 수 있다. 예를 들어, 각각의 풀-업 장치(808) 및/또는 각각의 풀-다운 장치(810)는 활성화될 때 서로 다른 종단 저항을 나타내도록 구성될 수 있다. 이는 메모리 소자가 종단 장치로 작동하고 있을 때 특정 데이터 노드(828)의 입력 임피던스를 조정하기 위해 종단 회로를 구성함에 있어 추가적인 유연성을 제공한다. 그러나, 트랜지스터(808) 및/또는 트랜지스터(810)가 본 발명의 다양한 실시예에 따라 모두 동일한 종단 저항을 가질 수도 있다.
상술한 바와 같이, 본 발명의 하나 이상의 실시예에 따른 메모리 소자는 자신을 위한 종단 장치로 작용할 수 있다. 특정 구조의 풀-업 장치(808) 및/또는 풀-다운 장치(810)는, 드라이버(804)가 예를 들어, 신호 라인(634)들 중 하나의 로직 레벨에 따라 신호 라인(828)을 구동시킬 때, 활성화될 수 있다.
다양한 실시예는 도 8에 도시되는 바와 같이 4개의 풀-업 장치(808) 및/또는 4개의 풀-다운 장치(810)에 제한되지 않는다. 추가적인 실시예는 이보다 많은 또는 이보다 적은 풀-업 및/또는 풀-다운 장치를 포함할 수 있다. 예를 들어, 신호 라인(812, 814)은 예를 들어, 종단 회로 내 6개의 풀-업 및 6개의 풀-다운 구성요소를 포함하는 실시예에서 종단 장치들의 개별 선택(활성화)을 촉진시키도록 6개의 신호 라인들을 각각 포함할 수 있다. 본 발명의 하나 이상의 실시예에 따르면, 신호 라인(812, 814)의 개별 라인들은 각자 풀-업(808) 및/또는 풀-다운(810) 장치의 복수의 제어 게이트에 연결될 수 있다. 예를 들어, 풀-업 장치(8081,2)의 제어 게이트는 신호 라인(812)의 단일 라인에 연결될 수 있고, 풀-다운 장치(8101,2)의 제어 게이트는 신호 라인(814)의 단일 라인에 연결될 수 있다.
상술한 바와 같이, 본 발명에 따른 다양한 실시예는 종단 장치로 작동하도록 구성된 메모리 소자 내 저장된 표적 어드레스와 함께 종단값을 저장할 수 있다. 실시예들 중 하나 이상에 따르면, 종단 제어 회로(638)는 저장된 특정 표적 어드레스와 관련된 저장된 종단값에 따라, 출력 드라이버(818) 내 종단 회로를 선택적으로 조정할 수 있다(예를 들어, 하나 이상의 풀-업 장치(808) 및/또는 풀-다운 장치(810)를 활성화시킬 수 있다). 본 발명의 다양한 실시예에 따르면, 종단값은 특정 임피던스 특성을 직접 표시할 수 있다. 하나 이상의 실시예에 따르면, 종단값은 신호 라인(828)의 특정 임피던스 특성을 얻기 위해 풀-업 장치(808) 및 풀-다운 장치(810)의 활성화 패턴을 표시하는 값일 수 있다.
도 9는 본 발명의 다양한 실시예에 따른 추가적인 종단 회로(900)를 도시한다. 도 9의 종단 회로(900)는 메모리 소자에 연결되는 추가적인 신호 라인들에 대한 종단을 제공한다. 노드(922)는 예를 들어, 도 6에 도시되는 제어 신호 노드(620) 중 하나를 포함할 수 있다. 종단 회로(900)는 클럭 신호, 데이터 스트로브 신호, 및/또는 메모리 소자(600)에 연결된 다른 제어 신호 중 하나 이상에 의해 확인되는 임피던스를 선택적으로 조정하도록 제공될 수 있다.
풀-업 장치(908) 및 풀-다운 장치(910)와 같은, 종단 회로(900)의 개별 종단 장치는, 도 8에 도시되는 풀-업 장치(808) 및 풀-다운 장치(810)의 활성화와 관련하여 논의한 바와 동일한 제어 신호(640, 642)에 의해 제어될 수 있다. 각각의 풀-업 장치(908) 및 풀-다운 장치(910)는 도 8과 관련하여 논의한 바와 같이, 서로 동일한, 또는 서로 다른 온 저항을 가질 수 있다. 도 9의 종단 장치(908, 910)는 예를 들어, 전압 공급원(916)(가령, Vcc)과 기준 전압원(가령, Vss)(920) 사이에 연결되는 것으로 도시된다.
도 9에 도시되는 종단 회로(900)는 예를 들어, 메모리 소자 작동 중과 같이, 도 8과 관련하여 논의한 종단 회로와 함께 활성화될 수 있다. 도 7과 관련하여 논의한 종단 레지스터(636)는 추가적인 데이터 필드(도시되지 않음)를 또한 포함할 수 있다. 추가적인 데이터 필드는, 메모리 소자의 저장된 어드레스 중 어느 것이 도 9의 종단 회로를 활성화될 것임을 표시할 수 있고, 적어도 하나의 실시예에 따르면, 도 9의 회로의 어떤 종단 저항값이 노드(922)에 인가되도록 구성되는 지를 표시할 수 있다. 따라서, 하나 이상의 실시예에 따르면, 도 9의 종단 회로(900)는 저장된 특정 종단 저항값에 따라 구성될 수 있고, 및/또는, 예를 들어, 도 8의 종단 회로와 동일한 종단 저항값으로 구성될 수 있다.
결론
요컨대, 본 발명의 하나 이상의 실시예는 하나 이상의 메모리 소자에 연결되는 신호 라인들에 대한 선택적 신호 라인 종단을 촉진시키도록 하나 이상의 메모리 소자를 선택하는 방법을 제공한다. 따라서, 본 발명에 따른 다양한 실시예는, 예를 들어, 특정 메모리 소자의 하나 이상의 입력 및/또는 출력 데이터 노드의 입력 임피던스 조정을 촉진시킨다.
구체적인 실시예들이 여기서 제시되고 설명되었으나, 동일한 용도를 달성하기 위해 연산되는 임의의 구성이, 도시되는 구체적 실시예들을 대체할 수 있다. 공개문의 많은 적응예가 당 업자에게 명백할 것이다. 따라서, 본 출원은 본 공개문의 임의의 적응예 또는 변형예를 커버한다.

Claims (25)

  1. 메모리 소자로서,
    메모리 셀들의 어레이와,
    인터페이스와,
    상기 인터페이스의 임피던스 특성을 조정하도록 구성되는 제 1 종단 회로와,
    상기 인터페이스에서 상기 메모리 소자 내에 저장된 표적 어드레스(target address)와 일치하는(match) 특정 어드레스를 수신함에 따라 상기 제 1 종단 회로를 활성화시키도록 구성되는 제어 회로
    를 포함하고,
    상기 특정 어드레스는 상기 메모리 소자 이외의 메모리 소자에 대응하는
    메모리 소자.
  2. 제 1 항에 있어서,
    상기 인터페이스의 임피던스 특성을 조정하도록 구성되는 제 2 종단 회로를 더 포함하며,
    상기 제어 회로는 상기 인터페이스에서 상기 메모리 소자 내에 저장된 제2 표적 어드레스와 일치하는 제 2 어드레스를 수신함에 따라 상기 제 2 종단 회로를 활성화시키도록 또한 구성되고,
    상기 제2 어드레스는 상기 메모리 소자 이외의 메모리 소자에 대응하는
    메모리 소자.
  3. 제 2 항에 있어서,
    상기 특정 어드레스 및 제 2 어드레스는 동일한 어드레스인
    메모리 소자.
  4. 제 1 항에 있어서,
    상기 인터페이스는 하나 이상의 노드를 포함하고,
    상기 제 1 종단 회로는 하나 이상의 종단 회로 중 하나이고, 상기 하나 이상의 종단 회로 각각은 상기 인터페이스의 각자의 노드의 임피던스 특성을 조정하도록 구성되며,
    상기 제어 회로는 상기 인터페이스에서 상기 특정 어드레스를 수신함에 따라 상기 하나 이상의 종단 회로 중 적어도 하나를 활성화시키도록 구성되는
    메모리 소자.
  5. 제 4 항에 있어서,
    상기 제어 회로는, 상기 인터페이스에서 특정 세트의 어드레스들 중 임의의 어드레스를 수신함에 따라 상기 하나 이상의 종단 회로 중 적어도 하나를 활성화시키도록 또한 구성되고,
    상기 특정 세트의 어드레스들은 적어도 상기 특정 어드레스를 포함하는
    메모리 소자.
  6. 제 5 항에 있어서,
    상기 제어 회로는 상기 인터페이스에서 상기 특정 세트의 어드레스들 중 서로 다른 어드레스를 수신함에 따라 상기 하나 이상의 종단 회로 중 서로 다른 종단 회로를 활성화시키도록 또한 구성되는
    메모리 소자.
  7. 제 5 항에 있어서,
    상기 제어 회로는 상기 특정 세트의 어드레스들 중 임의의 어드레스와는 다른, 상기 인터페이스에서 수신되는 어드레스에 따라, 상기 하나 이상의 종단 회로를 비활성화시키도록 또한 구성되는
    메모리 소자.
  8. 제 7 항에 있어서,
    상기 제어 회로는, 상기 특정 세트의 어드레스들 중 임의의 어드레스와는 다른, 그리고, 상기 메모리 소자에 대응하는 어드레스와는 다른, 상기 인터페이스에서 수신되는 어드레스에 따라, 슬립 모드에서 상기 메모리 소자를 작동시키도록 또한 구성되는
    메모리 소자.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 특정 세트의 어드레스들 중 적어도 하나의 어드레스는 상기 메모리 소자에 대응하는
    메모리 소자.
  10. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 특정 어드레스는 상기 메모리 소자에 공통적으로 연결되는 서로 다른 메모리 소자에 대응하는
    메모리 소자.
  11. 제 4 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 표적 어드레스를 포함하는 어드레스 정보를 저장하도록 구성되는 레지스터를 더 포함하는
    메모리 소자.
  12. 제 11 항에 있어서,
    상기 레지스터는 상기 표적 어드레스와 관련된 종단값을 저장하도록 또한 구성되는
    메모리 소자.
  13. 제 11 항에 있어서,
    상기 어드레스 정보는 일 범위의 선택된 어드레스들을 포함하는
    메모리 소자.
  14. 메모리 소자에서 특정 어드레스를 수신함에 따라, 상기 특정 어드레스가 상기 메모리 소자에 저장된 표적 어드레스와 일치하는 경우, 다른 메모리 소자에 대하여 상기 메모리 소자를 종단 장치로 선택하는 단계
    를 포함하고,
    상기 특정 어드레스는 상기 다른 메모리 소자에 대응하는
    방법.
  15. 삭제
  16. 제 14 항에 있어서,
    상기 메모리 소자에서 상기 메모리 소자에 대응하는 어드레스를 수신함에 따라, 상기 메모리 소자를 자신에 대한 종단 장치로 선택하는 단계를 더 포함하는
    방법.
  17. 제 14 항에 있어서,
    메모리 소자를 선택하는 단계는, 상기 특정 어드레스에 대한 어드레스 버스의 신호 라인을 모니터링하는 단계와, 상기 특정 어드레스를 수신함에 따라 상기 메모리 소자의 종단 회로를 활성화시키는 단계를 포함하는
    방법.
  18. 제 17 항에 있어서, 종단 회로를 활성화시키는 단계는, 메모리 소자의 출력 드라이버에 풀 업 저항과 풀 다운 저항 중 적어도 하나를 연결하는 단계를 포함하는
    방법.
  19. 제 18 항에 있어서,
    종단 회로를 활성화시키는 단계는, 상기 특정 어드레스와 관련된 종단값에 따라 상기 종단 회로의 특정 부분을 활성화시키는 단계를 포함하는
    방법.
  20. 제 14 항 및 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 메모리 소자 내 상기 특정 어드레스와 관련된 종단 정보를 저장하는 단계를 더 포함하는
    방법.
  21. 제 14 항 및 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    특정 어드레스를 수신함에 따라 메모리 소자를 종단 장치로 선택하는 단계는,
    복수의 메모리 소자 각각에서 상기 특정 어드레스를 수신하는 단계와,
    상기 특정 어드레스를 수신함에 따라, 상기 복수의 메모리 소자 중 적어도 2개의 메모리 소자들에서 종단 회로를 활성화시키는 단계
    를 포함하고,
    상기 적어도 2개의 메모리 소자들 각각은 상기 다른 메모리 소자 이외의 메모리 소자들인
    방법.
  22. 제 14 항 및 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    특정 어드레스를 수신함에 따라 메모리 소자를 종단 장치로 선택하는 단계는,
    복수의 메모리 소자의 각각의 메모리 소자에서 상기 특정 어드레스를 수신하는 단계로서, 상기 복수의 메모리 소자의 메모리 소자들 각각은 복수의 다이를 포함하는, 단계와,
    상기 특정 어드레스를 수신함에 따라 상기 복수의 메모리 소자 중 적어도 하나의 메모리 소자의 적어도 2개의 다이 내의 종단 회로를 활성화시키는 단계를 포함하는
    방법.
  23. 제 14 항 및 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    특정 어드레스를 수신함에 따라 메모리 소자를 종단 장치로 선택하는 단계는,
    상기 메모리 소자가 상기 특정 어드레스를 수신함에 따라 상기 메모리 소자의 임피던스 특성을 조정하는 단계를 포함하는
    방법.
  24. 제 23 항에 있어서,
    상기 특정 어드레스를 수신하기 전에 상기 메모리 소자에 상기 표적 어드레스를 포함하는 어드레스 정보를 저장하는 단계와,
    수신한 특정 어드레스가 저장된 어드레스 정보에 대응하는지 여부를 결정하는 단계와,
    수신한 특정 어드레스가 저장된 어드레스 정보에 대응할 때 상기 메모리 소자의 임피던스 특성을 조정하는 단계를 더 포함하는
    방법.
  25. 제 24 항에 있어서,
    상기 표적 어드레스를 포함하는 어드레스 정보를 저장하는 단계는, 상기 표적 어드레스를 포함하는 일 범위의 어드레스들을 저장하는 단계를 더 포함하는
    방법.
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