TWI488435B - 積體電路輸入及輸出阻抗規劃電路及方法 - Google Patents

Description

積體電路輸入及輸出阻抗規劃電路及方法 【相關申請案】

本申請案主張2007年9月27日申請之美國臨時專利申請案第60/975,668號之權利，該案之內容以引用的方式併入本文中。

本發明大體上關於電子電路，特定言之係關於積體電路之輸入和輸出的阻抗規劃。

積體電路通常被組裝成具有輸入及/或輸出連接部(譬如插腳)的封裝體。由於積體電路之密度日益加大且包含於積體電路內之功能種類日益增加，有可能期望確保這些功能可用盡可能少之插腳數量執行。

由於資料傳輸速率提高，積體電路可包含用以解決傳輸線效應的特徵。因為傳輸線效應，萬一在一線之一特性阻抗與信號源阻抗之間發生阻抗不匹配，可能發生不想要的信號反射，造成高功率消耗及/或不良信號完整性。

解決阻抗匹配問題的一種習知方法示於第10圖。第10圖例示一習知阻抗規劃電路1000，其可包含一連接於一輸入墊(ZQ)1006之第一副本上牽電路1001。一輸入墊1006更連接於一第一比較器1008的輸入之一。第一比較器1008之其他輸入被饋予一參考電壓Vddq/2。輸入墊ZQ 1006更連接於一精密電阻器Rq 1007。比較器1008之輸出連接於一上牽可規劃計數閂鎖組合電路1003。

一第二上牽電路1002連接於一副本下拉電路1004且更當作輸入之一饋送至一第二比較器1009。第二比較器1009之其他輸入亦被饋予一參考電壓Vddq/2。第二比較器1009之輸出連接於一下拉可規劃計數閂鎖組 合電路1005。副本上牽電路1001和1002二者相互鏈結且在一外接電源Vddq與接地端子Vgnd之間被供電。

在一阻抗設定作業中，以跨越電阻器Rq 1007產生的電壓降與參考上牽電壓Vddq/2做比較。視結果而定，二進制計數器1003被增量或減量且將一新的7位元PU碼儲存在上牽閂鎖器1003內。重複此程序直到副本PU之阻抗與Rq 1007匹配且因此ZQ墊1006上之電壓等於Vddq/2為止。然後可將此PU碼施用於第二副本上牽電路1002藉以確立供應電壓Vddq與一節點N100間之電阻。

接下來，在第二副本上牽(PU)電路1002之電阻已確立的狀態下，利用一相似循環產生第二比較器1009及下拉可規劃計數閂鎖組合電路1005之7位元下拉碼。此下拉碼可施用於副本下拉(PD)電路1004使得副本PD電路1004之一阻抗與第二副本PU電路1002之阻抗匹配。

然後可將產生的上牽碼和下拉碼施用於正常輸出驅動電路，藉以確保此等正常輸出驅動電路具有與一特性阻抗及從動負載匹配的適當阻抗。

以下說明多個實施例，其中示出電路、積體電路器件及規劃具備一相同規劃電路和參考阻抗之積體電路器件之輸出和輸入阻抗的對應方法。

參照第1圖，其以一方塊圖示出依據一第一實施例之積體電路且經整體參考符號100標示。積體電路100可包含一阻抗規劃電路102、一或多個正常輸出驅動器(一者被示為104)，及一或多個正常輸入終端電路(一者被示為106)。

阻抗規劃電路102可包含一第一副本驅動器段108、一第一副本 輸入終端段110、及一碼產生電路112。第一副本驅動器段108可連接於一第一電源節點114與一參考輸入116之間，且可根據一第一驅動器值DRV_CFG提供一阻抗。如下文所將詳述，第一副本驅動器段108可為正常輸出驅動器104內一段之副本。依此方式，用於設定第一副本驅動器段108之一阻抗的第一驅動器值DRV_CFG亦可用於確立一正常輸出驅動器104中之一阻抗。

第一副本輸入終端段110可連接於第一電源節點114與參考輸入116之間，且可根據一第一輸入值ODT_CFG提供一阻抗。如下文所將詳述，第一副本輸入終端段110可為一正常輸入終端電路106內一段之副本。依此方式，用於設定第一副本輸入終端段110之一阻抗的第一輸入值ODT_CFG亦可用於確立一正常輸入終端電路106中之一阻抗。

碼產生電路112可回應於參考輸入116處之一電位而產生第一驅動器值DRV_CFG和第一輸入值ODT_CFG。在圖式所示特定實施例中，阻抗規劃電路112可根據參考輸入116處之一電壓與一參考電壓Vref1之間的比較輸出DRV_CFG或ODT_CFG的值。

參考輸入116可為一外接於積體電路100的外接輸入。一外接於積體電路100的參考阻抗118可連接於參考輸入116與一第二電源節點120之間。在一特定實施例中，參考輸入116可包含一積體電路之搭接墊(其在該積體電路被組裝到一封裝體內時可連接於一封裝體輸入插腳)。參考阻抗116可為一精密電阻器。

正常輸出驅動器104可包含一第一正常輸出段122和一第二正常輸出段124。第一正常輸出段122可連接於一第一電源節點114與積體電路100之一輸出126之間，且可根據一第一驅動器值DRV_CFG提供一輸出阻抗。因此，一旦第一副本驅動器段108之阻抗經DRV_CFG值設定，同一值可設定第一正常輸出段122之阻抗。第二正常輸出段124可在輸出126與 第二電源節點120之間提供一輸出阻抗。如本文其他實施例所將說明，第二正常輸出段124亦可為提供一可規劃阻抗。

正常輸入終端電路106可包含一第一正常輸入段128和一第二正常輸入段130。第一正常輸入段128可連接於一第一電源節點114與積體電路100之一輸入132之間，且可根據一第一輸入值ODT_CFG提供一輸入阻抗。因此，一旦第一輸入終端段110之阻抗經ODT_CFG值設定，同一值可設定第一正常輸入段128之阻抗。第二正常輸入段124可在輸入132與第二電源節點120之間提供一輸入阻抗，且在特定實施例中亦可提供一可規劃阻抗。

以上已說明依據一實施例之積體電路100的各個段，以下將說明此實施例之一阻抗規劃作業。

剛開始時，第一副本輸入終端段110可不連接於參考輸入116(譬如提供一開路或極高的阻抗)。第一副本驅動器段108可經致能以根據DRV_CFG提供一阻抗。碼產生電路112可發佈一初始值DRV_CFG以確立第一副本驅動器段108內之一初始阻抗。

第一副本驅動器段108可創造一具備參考阻抗118的分壓器以確立參考輸入116處之電壓。碼產生電路112可比較參考輸入116處之電壓與參考電壓Vref1。若這些電壓之間存在充分差異，DRV_CFG值可被調整以改變第一副本驅動器段108之阻抗，且因而使參考輸入116處之電壓更接近參考電壓Vref1。重複此程序直到在第一副本驅動器段108中得到會提供參考輸入116處之期望電壓所需之阻抗的DRV_CFG值。然後可儲存此一DRV_CFG值(例如儲存在碼產生電路112中)。

然後可使第一副本驅動電路108不連接於參考輸入116，且第一副本輸入終端段110可經致能以根據ODT_CFG提供一阻抗。碼產生電路112 可發佈ODT_CFG之一初始值以確立第一副本輸入終端電路110內之一初始阻抗。

碼產生電路112可如上所述運作以達成在第一輸入終端段110中得到會提供參考輸入116處之期望電壓所需之阻抗的ODT_CFG值。然後可儲存此一ODT_CFG值(例如儲存在碼產生電路112中)。

第一驅動器值DRV_CFG可提供給正常輸出驅動器104以在第一正常輸出段122中確立一目標阻抗。在一特定實施例中，此阻抗結合第二正常輸出段124之阻抗可提供一用於一特定應用之期望匹配輸出阻抗。相似地，第一輸入值ODT_CFG可提供給正常輸入終端電路106以在第一正常輸入段128中確立一目標阻抗。在一特定實施例，此阻抗結合第二正常輸入段130之阻抗可提供一用於一特定應用之期望匹配輸入阻抗。

依此方式，積體電路可利用連接於一共用參考阻抗輸入之副本電路提供用於正常輸出驅動器和輸入終端電路的輸入和輸出阻抗組態值。參照第2圖，其以一方塊圖示出依據一第二實施例之積體電路且經整體參考符號200標示。積體電路200可包含一些與第1圖相同的通用電路段，因此相同段會用相同參考符號但將第一位數從“1”改成“2”標示。在一非常特殊的排列中，第2圖實施例可為第1圖所示之一種版本。

在第2圖實施例中，第一電源節點214可接收一高電源電壓VDD，且第二電源節點220可接收一低電源電壓VGND。此外，第一副本驅動器段208和第一副本輸入終端段210可為上牽(PU)段(可在其阻抗被降低時將參考輸入216朝一高電源電壓上牽的段)。

碼產生電路212可包含一PU碼產生段212-0及一下拉(PD)碼產生段212-1。PU碼產生段212-0可產生碼值PU_DRV_CFG以確立副本和正常輸出驅動器中之上牽段之一阻抗，且亦可產生碼值PU_ODT_CFG以 確立副本和正常輸入終端電路中之上牽段之一阻抗。PD碼產生段212-1可產生碼值PD_DRV_CFG以確立副本和正常輸出驅動器中之下拉段之一阻抗，並產生碼值PD_ODT_CFG以確立副本和正常輸入終端電路中之下拉段之一阻抗。

PU碼產生段212-0可包含一第一比較器234、一PU驅動器碼規劃器236、及一PU輸入碼規劃器238。第一比較器234可有一輸入連接到參考輸入216，另一輸入經連接用以接收一第一參考電壓Vref1，且有一輸出連接到PU驅動器和PU輸入碼規劃器(236和238)。PU驅動器碼規劃器236可根據第一比較器234之一輸出改變碼值PU_DRV_CFG且最終儲存一會在參考輸入216處得到匹配於Vref1之電壓的碼值PU_DRV_CFG。依與PU驅動器碼規劃器236相同的方式，PU輸入碼規劃器238可根據第一比較器234之一輸出改變碼值PU_ODT_CFG然後儲存一會在參考輸入216處得到匹配於Vref1之電壓的碼值PU_ODT_CFG。

在非常特殊的實施例中，PU驅動器碼規劃器236和PU輸入碼規劃器238每一者可如同第10圖所示是計數閂鎖組合電路。

積體電路200可更進一步包含一副本驅動電路240和副本輸入終端電路242。副本驅動電路240可具有與積體電路200上之既有輸出驅動器(圖中未示)相同的結構，且在第2圖特定實例中可包含一第二副本驅動器段244和一第三副本驅動器段246。第二副本驅動器段244可連接在第一電源節點214與一校準節點248之間。第二副本驅動器段244可為一具有與第一副本驅動器段208相同之結構的上牽段，且可接收碼值PU_DRV_CFG。第三副本驅動器段246可連接在校準節點248與一第二電源節點220之間。第三副本驅動器段246可為一根據一驅動器下拉碼PD_DRV_CFG提供一阻抗的下拉段。

副本輸入終端電路242可具有與積體電路200上之既有輸入終端電路(圖中未示)相同的結構，且在第2圖特定實例中可包含一第二副本輸入終端段250和第三副本輸入終端段252。第二副本輸入終端段250可連接在第一電源節點214與一校準節點248之間，且可為一具有與第一副本輸入終端段210相同之結構的上牽段並可接收相同的碼值PU_ODT_CFG。第三副本輸入終端段252可連接在校準節點248與一第二電源節點220之間，且可為一根據一輸入下拉碼PD_ODT_CFG提供一阻抗的下拉段。

正如同PU碼產生段212-0可產生用於上牽段(208、210、244和250)之碼值PU_DRV_CFG和PU_ODT_CFG，PD碼產生段212-1可產生分別用於下拉段246和252之碼值PD_DRV_CFG和PD_ODT_CFG。PU碼產生器212-1可包含一第二比較器254、一PD驅動器碼規劃器256、及一PD輸入碼規劃器258。PD碼產生器212-1可以與PU碼產生段大致相同的方式運作。但是，當產生碼值PD_DRV_CFG時，在校準節點248處可由第二副本驅動器段244(受碼值PU_DRV_CFG規劃)及第三副本驅動器段246(受碼值PD_DRV_CFG規劃)創造出一分壓器。同樣的，當產生碼值PD_ODT_CFG時，在校準節點248處可由第二副本輸入終端段250(受碼值PU_ODT_CFG規劃)及第三副本輸入終端段252(受碼值PD_ODT_CFG規劃)創造出一分壓器。應注意到在特定排列中，第二比較器254收到的參考電壓Vref2可與第一比較器234收到的參考電壓Vref1相同。

在極特殊實施例中，PD驅動器碼規劃器256和PD輸入碼規劃器258每一者可為計數閂鎖組合電路，如同第10圖所示。

以下說明積體電路200之阻抗規劃作業。PU碼產生段212-0可根據參考節點216處之電壓與參考電壓Vref1之間的比較產生一碼值PU_DRV_CFG。然後可施用此碼值PU_DRV_CFG以設定第 二副本驅動器段244之阻抗。然後PD碼產生段212-1可根據校準節點248處提供之阻抗及參考電壓Vref2(其可能與Vref1相同)產生一碼值PD_DRV_CFG。依此方式，驅動器碼值PU_DRV_CFG和PD_DRV_CFG可利用一個參考阻抗218產生。

此外，PU碼產生段212-0可根據參考節點216處之電壓與參考電壓Vref1之間的比較產生一碼值PU_ODT_CFG。然後可施用此碼值PU_ODT_CFG以設定第二副本輸入終端段250之阻抗。然後PD碼產生段212-1可根據校準節點248處之電壓與參考電壓Vref2之間的比較較生一碼值PD_ODT_CFG。依此方式，驅動器碼值PU_ODT_CFG和PD_ODT_CFG可利用用於產生驅動器碼值PU_DRV_CFG和PD_DRV_CFG的同一個參考阻抗218產生。

驅動器碼值(PU_DRV_CFG和PD_DRV_CFG)可施用於輸出驅動器(圖中未示)以例如確立用於這些驅動器之一匹配阻抗。相似地，可將輸入碼值(PU_ODT_CFG和PD_ODT_CFG)提供給輸入(圖中未示)以例如確立用於這些輸入之一匹配輸入終端阻抗(晶粒上的終端，ODT)。今參照第3圖，其以一方塊圖示出依據另一實施例之積體電路，且以整體參考符號300標示。積體電路300可包含一些與第2圖相同的通用電路段，因此相同段會用相同參考符號但將第一位數從“2”改成3”標示。在一非常特殊的排列中，第3圖實施例可為第1圖所示之一種版本。

第3圖實施例可能異於第2圖之處在於一參考阻抗318可為連接在一參考輸入316與一高壓電源節點320而非低壓電源之間。因此，PD碼產生段212-1可首先產生下拉碼(PD_DRV_CFG和PD_ODT_CFG)。然後這些碼可確立一用於(下拉)第三副本驅動器段346和第三副本輸入終端段348的阻抗。這可促成由PU碼產生段212-0產生上牽碼(PU_DRV_CFG 和PU_ODT_CFG)。

今參照第4圖，其以俯視平面圖示出依據另一實施例之積體電路器件，且以整體參考符號400標示。在一非常特殊的排列中，第4圖實施例可為第1-3圖所示任一者之一種版本。

積體電路器件400可為具有外連接部的“封裝”積體電路。在所示實施例中，積體電路器件包含一參考阻抗連接部460。所有其他封裝體連接部462皆不可為參考阻抗連接部460。此外，連接部462之一或多者可為阻抗匹配輸入連接部464，具有依據本說明書所示阻抗規劃電路或方法之任一者或等效物產生的輸入終端阻抗。再者，連接部462之一或多者可為阻抗匹配輸出連接部466，具有依據本說明書所示阻抗規劃電路或方法之任一者或等效物產生的輸出阻抗。

應理解到第4圖之特定封裝排列不應解釋為限制。替代實施例可有具備不同類型之連接部的其他封裝樣式，譬如無引線晶片載體、針狀柵極陣列、球狀柵極陣列、或平板柵極陣列，以上僅為眾多可有樣式之一些。

依此方式，封裝積體電路器件可具有可規劃的阻抗匹配輸入和輸出，僅有一輸入連接部專用於一參考阻抗。

參照第5圖，其以俯視平面圖示出依據另一實施例之積體電路，且以整體參考符號500標示。積體電路500可包含一些與第1圖相同的通用電路段，因此相同段會用相同參考符號但將第一位數從“1”改成“5”標示。在一非常特殊的排列中，第5圖實施例可為第1-3圖所示任一者之一種版本。

積體電路500可包含一晶粒568，其內可形成一依據本說明書所示實施例之任一者或等效物的阻抗規劃電路502。阻抗規劃電路502可有一包含一搭接墊516’的參考輸入。一參考阻抗518可經由封裝體連接部連接 到此一搭接墊516’。

第5圖亦示出連接於IC輸出526-0和526-1的正常輸出驅動器504-0和504-1及連接於IC輸入532-0和532-1的輸入終端電路506-0和506-1。IC輸出(526-0和526-1)及IC輸入(532-0和532-1)可包含搭接墊。第5圖之特殊實施例亦示出一輸入/輸出(I/O)墊570，其可被構形為用於IC500之一輸入或輸出。正常輸出驅動器504-2和正常輸入終端電路506-2可連接到I/O墊570。

阻抗規劃電路502產生的驅動器阻抗設定碼(譬如PU_DRV_CFG、PD_DRV_CFG)可提供給一驅動器碼匯流排572上之正常輸出驅動器(504-0至504-2)藉以設定一用於這些輸出驅動器的輸出阻抗。相似地，阻抗規劃電路502產生的輸入阻抗設定碼(譬如PU_ODT_CFG、PD_ODT_CFG)可提供給一終端碼匯流排574上之正常輸入終端電路(506-0至506-2)以設定一用於輸入的輸入阻抗。

參照第6A和6B圖，其以示意圖示出可規劃阻抗電路之二個非常特殊實例。

第6A圖示出一上牽可規劃阻抗路徑600-A，其可為副本驅動器段108、208、244、344之任一者或輸入終端電路110、210、250、350之任一者的一種特殊版本。上牽可規劃阻抗路徑600-A可包含並聯地連接於一高壓電源節點614的多個阻抗路徑676-0至676-6。每一阻抗路徑(676-0至676-6)可包含一開關器件Q60至Q66，這些開關器件可回應於一對應碼位元B0#至B6#被致能。在所示特殊實施例中，開關器件(Q60至Q66)可為p通道MOS型電晶體。視需要，每一阻抗路徑(676-0至676-6)可包含一阻抗元件Z60至Z66。

第6B圖示出一下拉可規劃阻抗路徑600-B，其可為副本驅動器 段108、246、308、346之任一者或輸入終端電路110、252、310、352之任一者的一種特殊版本。如同上牽可規劃阻抗路徑600-A，下拉可規劃阻抗路徑600-B可包含並聯地連接於一低壓電源節點620的阻抗路徑678-0至678-6。每一阻抗路徑(678-0至678-6)可包含一開關器件Q60’至Q66’，這些開關器件可回應於一對應碼位元B0至B6被致能。在所示特殊實施例中，開關器件(Q60’至Q66’)可為n通道MOS型電晶體。視需要，每一阻抗路徑(678-0至678-6)可包含一阻抗元件Z60’至Z66’。

儘管以上實施例已示出包含一個積體電路之排列，替代實施例可包含多個積體電路且具備可共用一外接參考阻抗之參考輸入。此種排列之二個特殊實例示於第7A和7B圖。

參照第7A圖，其以一平面圖示出積體電路器件700，且可包含一第一晶粒768-0和第二晶粒768-1，每一晶粒具有一對應的阻抗規劃電路702-0和702-1及參考輸入墊716-0’和716-1’。參考輸入墊(716-0’和716-1’)可共同連接於一參考阻抗718。

參照第7B圖，其以一側剖面圖示出積體電路器件700’，且可包含與第7A圖相同之物件。第7B圖示出一積體電路器件700’，其中第一晶粒768-0和第二晶粒768-1可為一者堆疊在另一者頂上。

依此方式，積體電路器件可包含具有共同連接參考阻抗輸入的多個積體電路。

儘管實施例可包含電路、積體電路及積體電路器件，替代實施例可包含規劃積體電路內之阻抗的方法。

參照第8圖，其以流程圖示出依據第一實施例的方法且以整體參考符號800標示。方法800可包含一驅動器上牽之評估(方塊802)。此可包含根據一參考阻抗確立一用以規劃驅動器上牽段的值。方法800可更進一 步包含一驅動器下拉之評估(方塊804)。此可包含根據一先前已規劃之驅動器上牽段確立一用以規劃驅動器下拉段的值。

仍參照第8圖，方法800亦可包含一輸入(譬如在晶粒終端上)之上牽的評估(方塊806)。此可包含根據關於方塊802提及之相同參考阻抗確立一用以規劃輸入上牽段的值。方法800可更進一步包含一輸入下拉之評估(方塊808)。此可包含根據一先前已規劃之輸入上牽段確立一用以規劃輸入下拉段的值。

一旦已進行驅動器和輸入之評估，可根據這些評估設定正常驅動器和輸入之阻抗(方塊810)。

依此方式，可為積體電路之輸入和輸出規劃阻抗。

參照第9圖，其以圖表示出一種產生多位元阻抗控制碼的非常特殊方法。此方法可由碼產生電路112、212或312任一者執行。

第9圖示出操作循環(CYCLE)及對應位元。位元B0至B6提供一驅動器或輸入終端段之一合成可規劃阻抗中之加權響應，其中位元B0具有最高有效位元且位元B6具有最低有效位元。

比較器輸出(CMP)會依據從一二進碼得到之一電壓係大於或小於一參考電壓而異。

在每一循環期間，下一個最低有效位元可為根據一比較器輸出設定，直到全部七個位元均已設定為止。

本發明之實施例非常適合進行各種其他步驟或本說明書提及之步驟的變異，及以不同於本說明書提及之順序進行。在一實施例中，此程序係由處理器及其他電氣和電子組件進行，例如執行一電腦可用媒體所含包括碼之電腦可讀及電腦可執行指令。

為求簡潔，以下省略廣為人知且與本發明無關之輸出驅動器和 晶粒上終端之阻抗規劃暨其設計和製造方法的許多細節。

應理解到本說明書全文中關於“一實施例”的敘述意指關於該實施例提及之一特殊特徵、結構或特性被包含在本發明之至少一實施例中。因此，在此強調且應理解到本說明書各部分中關於“一實施例”或“一替代實施例”的二或更多處敘述不一定全都是指同一個實施例。此外，特殊特徵、結構或特性可在適當情況下在本發明之一或多個實施例中結合。相似地，應理解到在本發明範例實施例之以上說明中，本發明之各特徵有時集結在單一實施例、圖式或其說明中藉以使說明流暢化以幫助理解各發明觀點之一或多者。然此種說明方法不應解釋為反映出本發明必須要有超過每一申請專利範圍項中明確列舉之更多特徵的想法。事實上，如同以下申請專利範圍項所表達，發明觀點存在於比前述單一實施例中之所有特徵還少的特徵之中。因此，詳細說明之後的申請專利範圍項在此明確併入本詳細說明中，每一申請專利範圍項自身即為本發明之一獨立實施例。

100、200、300、500‧‧‧積體電路

102‧‧‧阻抗規劃電路

104‧‧‧正常輸出驅動器

106‧‧‧正常輸入終端電路

108、208‧‧‧第一副本驅動器段

110‧‧‧第一副本輸入終端段

112、212、312‧‧‧碼產生電路

114、214‧‧‧第一電源節點

116、216、316‧‧‧參考輸入

118、218、318‧‧‧參考阻抗

120、220‧‧‧第二電源節點

122‧‧‧第一正常輸出段

124‧‧‧第二正常輸出段

126‧‧‧輸出

128‧‧‧第一正常輸入段

130‧‧‧第二正常輸入段

132‧‧‧輸入

212-0‧‧‧PU碼產生段

212-1‧‧‧PD碼產生段

234‧‧‧第一比較器

236‧‧‧PU驅動器碼規劃器

238‧‧‧PU輸入碼規劃器

240‧‧‧副本驅動電路

242‧‧‧副本輸入終端電路

244‧‧‧第二副本驅動器段

246、346‧‧‧第三副本驅動器段

248‧‧‧校準節點

250‧‧‧第二副本輸入終端段

252、348‧‧‧第三副本輸入終端段

254‧‧‧第二比較器

256‧‧‧PD驅動器碼規劃器

258‧‧‧PD輸入碼規劃器

320‧‧‧高壓電源節點

344‧‧‧副本驅動器段

350‧‧‧輸入終端電路

400、700、700’‧‧‧積體電路器件

460‧‧‧參考阻抗連接部

462‧‧‧封裝體連接部

464‧‧‧阻抗匹配輸入連接部

466‧‧‧阻抗匹配輸出連接部

502‧‧‧阻抗規劃電路

504-0、504-1‧‧‧正常輸出驅動器

506-0、506-1‧‧‧輸入終端電路

516’‧‧‧搭接墊

518‧‧‧參考阻抗

526-0、526-1‧‧‧IC輸出

532-0、532-1‧‧‧IC輸入

568‧‧‧晶粒

570‧‧‧輸入/輸出(I/O)墊

572‧‧‧驅動器碼匯流排

574‧‧‧終端碼匯流排

600-A‧‧‧上牽可規劃阻抗路徑

600-B‧‧‧下拉可規劃阻抗路徑

620‧‧‧低壓電源節點

676-0~676-6；678-0、678-6‧‧‧阻抗路徑

Q60~Q66；Q60’、Q66’‧‧‧開關器件

Z60~Z66；Z60’、Z66’‧‧‧阻抗元件

B0#~B6#‧‧‧對應碼位元

768-0‧‧‧第一晶粒

768-1‧‧‧第二晶粒

702-0、702-1‧‧‧阻抗規劃電路

716-0’、716-1’‧‧‧參考輸入墊

718‧‧‧參考阻抗

1000‧‧‧習知阻抗規劃電路

1001‧‧‧第一副本上牽電路

1003‧‧‧上牽可規劃計數閂鎖組合電路

1005‧‧‧下拉可規劃計數閂鎖組合電路

1006‧‧‧輸入墊

1008‧‧‧第一比較器

1009‧‧‧第二比較器

VDD‧‧‧高電源電壓

VGND‧‧‧低電源電壓

CMP‧‧‧比較器輸出

第1圖是一依據一實施例之積體電路的方塊圖。

第2圖是一依據另一實施例之積體電路的方塊圖。

第3圖是一依據更另一實施例之積體電路的方塊圖。

第4圖是一依據另一實施例之積體電路器件的俯視平面圖。

第5圖是一依據更另一實施例之積體電路的俯視平面圖。

第6A和6B圖是實施例中可包含之可規劃阻抗路路的示意圖。

第7A和7B圖是依據實施例之積體電路器件的示意圖。

第8圖是一示出依據一實施例之方法的示意圖。

第9圖是一示出可由實施例執行之多位元阻抗控制碼之產生的示意圖。

第10圖是一習知阻抗規劃電路的方塊簡圖。

100‧‧‧積電電路

102‧‧‧阻抗規劃電路

104‧‧‧正常輸出驅動器

106‧‧‧正常輸入終端電路

108‧‧‧第一副本驅動器段

110‧‧‧第一副本輸入終端段

112‧‧‧碼產生電路

114‧‧‧第一電源節點

116‧‧‧參考輸入

118‧‧‧參考阻抗

120‧‧‧第二電源節點

122‧‧‧第一正常輸出段

124‧‧‧第二正常輸出段

126‧‧‧輸出

128‧‧‧第一正常輸入段

130‧‧‧第二正常輸入段

132‧‧‧輸入

Claims (20)

1. 一種積體電路，其包括：至少一第一副本驅動器級，其耦接於一參考阻抗輸入與一第一電源節點之間且具有一第一可規劃驅動器阻抗，該第一可規劃驅動器阻抗由一第一驅動器組態值依與該積體電路之一第一輸出驅動器段相同之方式所設定；至少一第一副本輸入終端級，其耦接於該參考阻抗輸入與該第一電源節點之間且具有一第一可規劃終端阻抗，該第一可規劃終端阻抗由一第一終端組態值依與該積體電路之一第一輸入終端段相同之方式所設定；及一阻抗規劃電路，其回應於參考節點處之一電位而產生至少該第一驅動器組態值和該第一終端組態值。
2. 如申請專利範圍第1項所述之積體電路，其中：該第一電源節點是一高壓電源節點；該至少第一副本驅動器級包括一副本上牽驅動器級，該副本上牽驅動器級回應於該第一驅動器組態值而驅動該參考阻抗輸入朝向一高電源電壓；以及該至少第一副本輸入終端級包括一副本上牽輸入終端級，且該第一可規劃終端阻抗係依與該高壓電源節點與該積體電路之一輸入間之一上牽輸入阻抗段相同的方式所設定。
3. 如申請專利範圍第1項所述之積體電路，其中：該第一電源節點是一低壓電源節點；該至少第一副本驅動器級包括一副本下拉驅動器級，該副本下拉驅動器級回應於該第一驅動器組態值而驅動該參考阻抗輸入朝向一低電源電壓；以及該至少第一副本輸入終端級包括一副本下拉輸入終端級，且該第一可規 劃終端阻抗係依與該低壓電源節點與該積體電路之一輸入間之一下拉輸入阻抗段相同的方式所設定。
4. 如申請專利範圍第1項所述之積體電路，更包含：至少一第二副本驅動器級，其耦接於一校準節點與該第一電源節點之間且具有由該第一驅動器組態值所設定的一第二可規劃驅動器阻抗；至少一第三副本驅動器級，其耦接於該校準節點與該第二電源節點之間且具有一第三可規劃驅動器阻抗，該第三可規劃驅動器阻抗由一第三驅動器組態值依與該積體電路之一第二輸出驅動器段相同之方式所設定；以及該阻抗規劃電路回應於該校準節點處之一電位而產生該第三驅動器組態值。
5. 如申請專利範圍第1項之積體電路，其中：至少一第二副本輸入終端級，其耦接於一校準節點與該第一電源節點之間且具有由該第一終端組態值所設定的第二可規劃終端阻抗；至少一第三副本輸入終端級，其耦接於該校準節點與該第二電源節點之間且具有一第三可規劃終端阻抗，該第三可規劃終端阻抗由一第三終端組態值依與該積體電路之一第二輸入終端段相同之方式所設定；以及該阻抗規劃電路回應於該校準節點處之一電位而產生該第三終端組態值。
6. 如申請專利範圍第1項所述之積體電路，其中：該阻抗規劃電路包括至少一第一比較器，其具有耦接於該參考阻抗輸入的一第一輸入、經耦接用以接收一參考電壓的一第二輸入、及一第一比較器輸出，及至少一第一計數閂鎖電路，其根據該第一比較器輸出之一狀態來改變一計數值以提供至少該第一驅動器組態值和該第一終端組態值。
7. 如申請專利範圍第1項所述之積體電路，更包含：至少一第二副本驅動器級，其耦接於一校準節點與該第一電源節點之間且具有由該第一驅動器組態值所設定的一第二可規劃驅動器阻抗；至少一第三副本驅動器級，其耦接於該校準節點與該第二電源節點之間且具有一第三可規劃驅動器阻抗，該第三可規劃驅動器阻抗由一第三驅動器組態值依與該積體電路之一第二輸出驅動器段相同之方式所設定；且該阻抗規劃電路更包含至少一第二比較器，其具有耦接於該校準節點的一第一輸入、經耦接用以接收該參考電壓的一第二輸入、及一第二比較器輸出，及至少一第二計數閂鎖電路，其根據該第二比較器輸出之一狀態來改變一計數值以提供至少該第二驅動器組態值和該第三驅動器組態值。
8. 一種校準一積體電路之輸出驅動器阻抗和輸入阻抗的方法，其包括：根據耦接於一參考輸入與一第二電源節點之間的一參考阻抗，將耦接於一第一電源節點與該參考輸入的一第一副本驅動器段校準成一第一預定驅動器阻抗；根據該參考阻抗，將耦接於該第一電源節點與該參考輸入的一第一副本輸入終端段校準成一第一預定輸入阻抗；以及回應於校準該第一副本驅動器段之第一驅動器組態值來設定與該積體電路之一輸出節點耦接的一第一輸出驅動器阻抗，且回應於校準該第一副本輸入終端段之第一終端組態值來設定與該積體電路之一輸入節點耦接的一第一輸入節點終端阻抗。
9. 如申請專利範圍第8項所述之方法，更包含：回應於該第一驅動器組態值來設定耦接於該第一電源節點與一校準節點之間的一第二副本驅動器段之一阻抗；以及 根據該第二副本驅動器段之阻抗，將耦接於該校準節點與一第二電源節點之間的一第三副本驅動器段校準成一第三預定驅動器阻抗。
10. 如申請專利範圍第8項所述之方法，更包含：回應於該第一終端組態值而設定耦接於該第一電源節點與一校準節點之間的一第二副本輸入終端段之一阻抗；以及根據該第二副本輸入終端段之阻抗，將耦接於該校準節點與一第二電源節點之間的一第三副本輸入終端段校準成一第三預定終端阻抗。
11. 如申請專利範圍第8項所述之方法，其中：該第一電源節點是一高壓電源節點；該第一副本驅動器段包括一副本驅動器上牽段；該第一副本輸入終端段包括一副本上牽輸入終端段；該第一輸出驅動器阻抗包括一驅動器段，該驅動器段驅動該輸出節點朝向該高壓電源節點；以及該第一輸入節點終端阻抗是一晶粒上輸入終端段，該晶粒上輸入終端段耦接於該輸入節點與該高壓電源節點之間。
12. 如申請專利範圍第8項所述之方法，其中：校準該第一副本驅動器段的步驟包含根據該參考阻抗處之一電壓與一參考電壓之間的一比較產生多位元第一二進碼。
13. 如申請專利範圍第12項所述之方法，更包含：回應於該第一驅動器組態值來設定耦接於該第一電源節點與一校準節點之間的一第二副本驅動器段之一阻抗；以及根據該第二副本驅動器段之阻抗，將耦接於該校準節點與一第二電源節點之間的一第三副本驅動器段校準成一第三預定驅動器阻抗，該第三副本驅動器段之校準包含根據該校準節點處之一電壓與該參考電壓之間的一比較 產生一第二多位元二進碼。
14. 如申請專利範圍第12項所述之方法，其中：產生該多位元第一二進碼的步驟包含回應於該多位元第一二進碼之不同位元而激活該第一副本驅動器段之不同阻抗元件。
15. 一種積體電路(IC)器件，其包括：一第一正常輸出驅動器，其耦接於一IC輸出且具有至少一回應於一第一組態值而可規劃的一第一輸出阻抗；一第一正常晶粒上終端(ODT)電路，其耦接於一IC輸入且具有至少一回應於一第二組態值而可規劃的一第一輸入阻抗；及一第一阻抗規劃電路，其與該第一正常輸出驅動器和該第一正常ODT電路形成於一第一IC基板中，該第一阻抗規劃電路回應於一第一參考阻抗IC輸入處之一阻抗而產生該第一組態值和該第二組態值。
16. 如申請專利範圍第15項所述之IC器件，其中：該第一阻抗規劃電路包括一第一副本輸出阻抗，其可回應於該第一組態值而規劃且耦接於該第一參考阻抗IC輸入，及一第一副本輸入阻抗，其可回應於該第一組態值而規劃且耦接於該第一參考阻抗IC輸入。
17. 如申請專利範圍第16項所述之IC器件，更包含：該第一正常輸出驅動器更包含一第二輸出阻抗，該第二輸出阻抗可回應於一第三組態值而規劃且耦接於該IC輸出與一第二電源節點之間；該第一正常ODT電路更包含一第二輸入阻抗，該第二輸入阻抗可回應於一第四組態值而規劃且耦接於該IC輸入與該第二電源節點之間；以及 該第一阻抗規劃電路包含該第一副本輸出阻抗係耦接於該第一參考阻抗IC輸入與該第一電源節點之間，以及該第一副本輸入阻抗係耦接於該第一參考阻抗IC輸入與該第一電源節點之間。
18. 如申請專利範圍第17項所述之IC器件，其中：該第一阻抗規劃電路更包含一副本驅動器，其包括可回應於該第一組態值而規劃且耦接於一校準節點與該第一電源節點之間的一第二副本輸出阻抗，及可回應於該第三組態值而規劃且耦接於該校準節點與該第二電源節點之間的一第三副本輸出阻抗，及一副本ODT電路，其包括可回應於該第二組態值而規劃且耦接於該校準節點與該第一電源節點之間的一第二副本ODT阻抗，及可回應於該第四組態值而規劃且耦接於該校準節點與該第二電源節點之間的一第三副本ODT阻抗。
19. 如申請專利範圍第15項所述之IC器件，更包含：一第二正常輸出驅動器，其形成於一第二IC基板中且具有至少一可回應於一第五組態值而規劃的第四輸出阻抗；一第二ODT，其形成於該第二IC基板中且具有至少一可回應於一第六組態值而規劃的第四輸入阻抗；一第二阻抗規劃電路，其形成於該第二IC基板中，該第二阻抗規劃電路回應於一第二參考阻抗IC輸入處之一阻抗而產生該第五組態值和該第六組態值；以及該第一參考阻抗IC輸入係形成於該第一IC基板上且耦接於形成於該第 二IC基板上之該第二參考阻抗IC輸入。
20. 如申請專利範圍第19項所述之IC器件，其中：該第一IC基板堆疊在該第二IC基板上。