TWI487453B - 多層印刷電路板結構、連接器模組及記憶體儲存裝置 - Google Patents

多層印刷電路板結構、連接器模組及記憶體儲存裝置 Download PDF

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Ta Chuan Wei
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Description

多層印刷電路板結構、連接器模組及記憶體儲存裝置
本發明是有關於一種印刷電路板的佈局，且特別是有關於一種多層印刷電路板結構、連接器模組及記憶體儲存裝置。
隨著印刷電路板(Printed circuit board,PCB)及電子元件製作技術的進步，印刷電路板及電子元件的設計也隨之朝向小尺寸的方向設計，以符合現行電子產品微小化的需求。但是，印刷電路板尺寸的降低，導致印刷電路板上可用的佈線面積減少。因此，多層印刷電路板的佈局設計相應被提出，以在不增加印刷電路板尺寸之前提下，增加可佈線的面積。一般來說，在多層印刷電路板的佈局設計中，訊號層會被設置在多層印刷電路板的外層，而電源層與接地層則會被設置在多層印刷電路板的內層。然而，在這樣的佈局方式中，在訊號層上傳遞的訊號可能會對附近的電子設備產生電磁干擾(ElectroMagnetic Interference,EMI)。
有鑑於此，本發明提供一種多層印刷電路板結構、連接器模組及記憶體儲存裝置，可有效減少對於其他的電子設備造成的電磁干擾。
本發明的一範例實施例提出一種多層印刷電路板結構，其適於連接至一連接器，連接器包括至少一連接端子，多層印刷電路板結構包括第一佈線層與第二佈線層。第一佈線層包括遮蔽件與至少一接墊。遮蔽件用以提供一接地電位。所述接墊耦接至所述連接端子。第二佈線層相對第一佈線層設置，並且包括至少一導線，其中每一所述導線的一端耦接至所述接墊的其中之一。其中遮蔽件投影到第二佈線層的投影面至少覆蓋一預設比例的所述導線。
在本發明的一範例實施例中，所述投影面完全覆蓋所述導線。
在本發明的一範例實施例中，所述投影面的面積至少佔第一佈線層的面積的10%。
在本發明的一範例實施例中，所述多層印刷電路板結構具有一第一側邊與相對於第一側邊的一第二側邊，連接器靠近第一側邊，並且遮蔽件在第一佈線層上的位置靠近第一側邊。
在本發明的一範例實施例中，所述導線包括一傳輸訊號線、一接收訊號線或其組合。
在本發明的一範例實施例中，所述連接器適於插入一主 機系統的一插槽，以耦接至主機系統。
本發明的一範例實施例提出一種連接器模組，其包括連接器與多層印刷電路板結構。連接器包括至少一連接端子。多層印刷電路板結構連接至連接器，並且包括第一佈線層與第二佈線層。第一佈線層包括遮蔽件與至少一接墊。遮蔽件用以提供一接地電位。所述接墊耦接至所述連接端子。第二佈線層相對第一佈線層設置，並且包括至少一導線，其中每一所述導線的一端耦接至所述接墊的其中之一。其中遮蔽件投影到第二佈線層的投影面至少覆蓋一預設比例的所述導線。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接器、連接介面單元、可複寫式非揮發性記憶體模組、記憶體控制電路單元及多層印刷電路板結構。連接器包括至少一連接端子。可複寫式非揮發性記憶體模組包括多個實體抹除單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。多層印刷電路板結構連接至連接器，並且用以設置連接介面單元或記憶體控制電路單元。其中多層印刷電路板結構包括第一佈線層與第二佈線層。第一佈線層包括遮蔽件與至少一接墊。遮蔽件用以提供一接地電位。所述接墊耦接至所述連接端子。第二佈線層相對第一佈線層設置，並且包括至少一導線，其中每一所述導線的一端耦接至所述接墊的其中之一。其中遮蔽件投影到第二佈線層的投影面至少覆蓋一預設比例的所述導線。
基於上述，有別一般多層印刷電路板的佈局方式，本發 明透過將原先應該設置在第一佈線層的導線改為設置在第二佈線層，並且在第一佈線層的對應位置上設置遮蔽件，從而有效降低在導線上傳遞的訊號對附近的電子設備產生的電磁干擾。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧連接器模組
101~109‧‧‧接墊
11‧‧‧連接器
111~119‧‧‧連接端子
12‧‧‧多層印刷電路板結構
121~124‧‧‧佈線層
13、14‧‧‧遮蔽件
41、42、81、82‧‧‧導線
100‧‧‧記憶體儲存裝置
1100‧‧‧主機系統
1102‧‧‧插槽
1202‧‧‧連接介面單元
1204‧‧‧記憶體控制電路單元
1206‧‧‧可複寫式非揮發性記憶體模組
1208(0)~1208(N)‧‧‧實體抹除單元
圖1是根據本發明之一範例實施例所繪示的連接器模組的示意圖。
圖2是根據本發明之一範例實施例所繪示的多層印刷電路板結構的側視圖。
圖3至圖6是根據本發明之一範例實施例所繪示的多層印刷電路板結構的各佈線層的佈線策略示意圖。
圖7至圖10是根據本發明之另一範例實施例所繪示的多層印刷電路板結構的各佈線層的佈線策略示意圖。
圖11是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖12是根據一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
為了使本揭露之內容可以被更容易明瞭，以下特舉範例實施例作為本揭露確實能夠據以實施的範例。然而，本發明不僅限於所例示的多個範例實施例，其中範例實施例之間也允許有適當的結合。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟，係代表相同或類似部件。
圖1是根據本發明之一範例實施例所繪示的連接器模組的示意圖。
請參照圖1，連接器模組10包括連接器11與多層印刷電路板結構12。在本範例實施例中，連接器模組10符合通用序列匯流排(Universal Serial Bus,USB)標準，包括USB 2.0、USB 3.0等，且不限於此。連接器11包括連接端子111~119。連接端子111~119的材質可以是任意的導電材質(例如，金屬或非金屬)。連接端子111~119可以是部分露出於連接器11之外(如圖1所示)，或者是被包覆於連接器11中而無法從外部看見。
多層印刷電路板結構12與連接器11連接。例如，多層印刷電路板結構12與連接器11可以透過焊接、黏合或卡合等方式來相互連接，且不限於此。
圖2是根據本發明之一範例實施例所繪示的多層印刷電路板結構的側視圖。
請參照圖2，多層印刷電路板結構12包括佈線層121~124。各個佈線層121~124相對設置，並且各佈線層121~124之間亦具有一黏合層(未繪示)，用以黏合各個佈線層121~124。由 上而下，可將佈線層121視為第一佈線層，將佈線層122視為第二佈線層，將佈線層123視為第三佈線層，並且將佈線層124視為第四佈線層。佈線層121與124位於多層印刷電路板結構12的外側，而佈線層122與123則位於多層印刷電路板結構12的內側。在本範例實施例中，佈線層121與124為訊號層，主要用以佈設用以傳遞訊號的導線(亦稱為訊號線)、電子晶片或元件；佈線層122為電源層(power layer)，主要用以佈設電源相關線路；佈線層123為接地層(grounding layer)，主要用以佈設接地元件，以提供接地電位(grounding voltage)。此外，各佈線層121~124例如是透過貫孔(through hole)來相互導通。然而，在另一範例實施例中，多層印刷電路板結構12可以有更多或更少的佈線層，且各個佈線層的主要用途也可以調整，而非限於上述。
請再次參照圖1，多層印刷電路板結構12的佈線層121包括接墊101~109。接墊101~109設置在佈線層121上，並且用來耦接至連接端子111~119。接墊101~109的材質可以是任意的導電材質(例如，金屬或非金屬)。換言之，透過連接端子111~119與接墊101~109，訊號可以在連接器11與多層印刷電路板結構12之間傳遞。其中，每一個接墊101~109都會連接到連接端子111~119的其中之一，並且用來傳遞特定類型的訊號。例如，在本範例實施例中，依照USB 3.0標準，接墊102與103負責傳遞的訊號類型是來自連接器11的訊號，並且接墊107與108負責傳遞的訊號類型是來自多層印刷電路板結構12的訊號。
一般來說，若佈線層121與124上有足夠的佈線空間，所有的訊號線都會被佈設在上下兩側的佈線層121與124。只有在極少數的情況下，例如佈線層121與124都沒有佈線空間了，才會考慮將訊號線佈設在內側的佈線層122或123。然而，在透過佈設在佈線層121或124上的訊號線來傳送訊號至連接器11時，這些訊號線上的訊號所產生的電磁輻射可能會因外側沒有屏蔽(shielding)而對附近的電子設備產生電磁干擾(ElectroMagnetic Interference,EMI)。例如，當有訊號在佈線層121上傳遞時，可能干擾到附近的藍芽耳機或藍芽滑鼠等無線電子裝置所使用的通訊頻段。特別是，由多層印刷電路板結構12傳送至連接器11的訊號所造成的電磁干擾最為顯著。因此，在本範例實施例中，至少部份用來傳遞訊號至連接器11的訊號線(亦稱為傳輸訊號線)會被佈設在佈線層122，並且在佈線層121上的相對應位置會被佈設一或多個遮蔽件，以屏蔽位於此遮蔽件下方的傳輸訊號線所產生的電磁輻射。
圖3至圖6是根據本發明之一範例實施例所繪示的多層印刷電路板結構的各佈線層的佈線策略示意圖。
請參照圖3，佈線層121包括遮蔽件13與接墊101~109。遮蔽件13用以提供接地電位。遮蔽件13可以是完整的(無縫隙)，或者是由多個小塊的遮蔽件組合而成，使得各遮蔽件之間可能會具有或大或小的縫隙。在本範例實施例中，遮蔽件13的材料為銅箔。然而，在另一範例實施例中，遮蔽件13的材料還可以是任何 可以屏蔽電磁輻射的材料，而不是會協助發散電磁波的材料(例如，鋁)。
此外，如圖1與圖3所示，若將多層印刷電路板結構12上較為靠近連接器11的側邊定義為第一側邊，並且將相對於第一側邊而在多層印刷電路板結構12上較為遠離連接器11的側邊定義為第二側邊，則遮蔽件13在佈線層121上的位置會靠近第一側邊。例如，在一範例實施例中，遮蔽件13會緊靠或者貼合第一側邊。或者，在另一範例實施例中，遮蔽件13在佈線層121上的位置相對於第二側邊而更靠近第一側邊。
請參照圖4，佈線層122包括導線41與42，並且導線41與42分別耦接至接墊101~109的其中之一。例如，如圖3與圖4所示，導線41與42的一端分別耦接至接墊107與108，並且導線41與42是用來傳遞需傳送至連接器11的訊號。遮蔽件13投影到佈線層122的投影面會至少覆蓋一預設比例的導線41與42。或者，也可以說，從佈線層121或122的法向量(normal vector)方向(或垂直方向)觀之，遮蔽件13會覆蓋一預設比例的導線41與42。例如，在本範例實施例中，此預設比例是100%，因此遮蔽件13投影到佈線層122的投影面會完全覆蓋導線41與42。或者，在另一範例實施例中，根據不同的預設比例(例如，50%~99%)，遮蔽件13投影到佈線層122的投影面會完全覆蓋導線41、完全覆蓋導線42、僅覆蓋一部分的導線41或者僅覆蓋一部分的導線42，本發明不加以限制。透過在導線41與42的至少其中之一的上方設置遮 蔽件13，導線41與42因傳遞訊號而對附近的電子設備產生的電磁干擾將可被有效降低。此外，在一範例實施例，亦可僅將導線41佈設在佈線層122，而將導線42佈設在佈線層121；或者僅將導線42佈設在佈線層122，而將導線41佈設在佈線層121。或者，其餘可能會因耦合(coupling)等效應而影響其他的電子設備或元件的導線或元件，亦可以從外側的佈線層121改為佈設至內側的佈線層122，並且可在佈線層121上的相應位置設置相應的遮蔽件，以屏蔽所發出的電磁輻射。接著，如圖5與圖6所示，通過佈線層123，包含導線41與42的導線會被耦接至佈線層124上的電子晶片及/或元件。在此需注意的是，因為製程限制，圖3中尚有連接至接墊107與108的導線沒有被改為佈設至佈線層121。然而，在製程技術容許的狀況下，可將圖3中連接至接墊107與108的導線完全都改為佈設至佈線層122，並且延伸遮蔽件13來填補空出來的區域。
在另一範例實施例中，負責傳遞訊號至連接器11的導線與負責接收來自連接器11的訊號的導線(亦稱為接收訊號線)都會被佈設在內側的佈線層122，而不是外側的佈線層121。
圖7至圖10是根據本發明之另一範例實施例所繪示的多層印刷電路板結構的各佈線層的佈線策略示意圖。本範例實施例與圖3至圖6的範例實施例的主要差異在於，在圖3至圖6的範例實施例中，負責傳遞來自連接器11的訊號的導線是被佈設在佈線層121，而在本範例實施例中，負責傳遞來自連接器11的訊號 的導線則是會被盡量的被佈設在佈線層122。藉此，除了電磁干擾可有效降低外，還可例如改善因耦合而產生的部分問題。
請參照圖7，佈線層121包括遮蔽件14與接墊101~109。遮蔽件14的佈設策略與材質相同或相似於遮蔽件13。
請參照圖8，佈線層122包括導線41、42、81及82，導線41與42分別耦接至接墊107與108，並且導線81與82分別耦接至接墊102與103。導線41與42是用來傳遞需傳送至連接器11的訊號，並且導線81與82是用來傳遞來自連接器11的訊號。類似地，亦可僅將導線81佈設在佈線層122，而將導線82佈設在佈線層121；或者僅將導線82佈設在佈線層122，而將導線81佈設在佈線層121。值得一提的是，遮蔽件14的面積略大於遮蔽件13的面積，以遮蔽被改為佈設在遮蔽件14下方的導線81、82。接著，如圖9與圖10所示，通過佈線層123，包含導線41、42、81及82的導線會被耦接至佈線層124上的電子晶片及/或元件。類似於圖3，在製程技術容許的狀況下，可將圖7中連接至接墊102、103、107及108的導線儘可能的改為佈設至佈線層122，並且延伸遮蔽件14來填補空出來的區域。
從另一角度來看，在傳統的佈線策略中，雖然也有可能會將訊號線佈設在內側的佈線層(例如，電源層)，但是其原因通常是因為外側的訊號層已經沒有佈線空間了。此時，佈設在內側的佈線層(例如，電源層)上的訊號線投影在外側的訊號層上的位置(即，重疊位置)或此位置附近，應該會存在其他的導線或元件。然 而，在本發明的一範例實施例中，信號線被佈設在內側的佈線層122並不是因為外側的訊號層沒有足夠的佈線空間，特別是，佈設在佈線層122上的訊號線投影在佈線層121上的位置(即，重疊位置)或此位置附近，是會被對應的遮蔽件覆蓋，而不是存在其他的導線或元件。此外，在傳統的佈線策略中，雖然也可能會在外側的訊號層上設置接地元件，但此接地元件並非是為了屏蔽下層的訊號線而設置的，因此，此接地元件的面積佔外側的訊號層的面積的比例通常很少(例如，小於10%)，以提供更多的佈線空間來佈設訊號線。然而，在本發明的一範例實施例中，設置在佈線層121上的遮蔽件的面積會盡可能的大，並且超過傳統單純為了接地而設置的接地元件的面積，以有效遮蔽下方的訊號線。例如，設置在佈線層121上的遮蔽件或其在佈線層121或122上的投影面至少佔佈線層121的面積的10%~20%或者更多。此外，在本發明的一範例實施例中，遮蔽件的所在位置會非常靠近連接器11，並且越靠近連接器11則遮蔽件所覆蓋的區域越多(或者，被遮蔽件覆蓋的區域的密度越高)，以獲得對於信號線的較佳屏蔽效果。此外，遮蔽件的設置也不僅是如圖3與圖7所示，而還可以根據佈線層122上需要被遮蔽的導線的分佈及/或需要達到的電磁干擾等評核標準，來增加或減少遮蔽件在佈線層121上的覆蓋區域。
應注意的是，在圖1至圖10的範例實施例中，所繪示之連接器模組10的佈局結構僅為範例，實際上的連接器模組10的佈局結構需視對應的外型、規格及電路設計而決定，而不限於此。 在一範例實施例中，上述提出的連接器模組10可用於轉接線(例如，USB轉接線等)。或者，在一範例實施例中，上述提出的連接器模組10亦可用於記憶體儲存裝置中，並且此記憶體儲存裝置可與一個主機系統搭配使用。
圖11是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖11，記憶體儲存裝置100包括連接器模組10，並且主機系統1100為可實質地與記憶體儲存裝置100配合以儲存或讀取資料的任意系統。在本範例實施例中，主機系統1100是電腦系統，然而，在本發明另一範例實施例中，主機系統1100也可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器。在本範例實施例中，記憶體儲存裝置100是USB隨身碟(如圖11所示)。或者，在另一範例實施例中，記憶體儲存裝置100也可以是行動硬碟、外接式光碟機、SD卡、MMC卡、記憶棒(memory stick)、CF卡或嵌入式儲存裝置(例如，嵌入式多媒體卡(Embedded MMC,eMMC))等，且不限於此。
主機系統1100具有插槽1102，並且連接器11適於插入主機系統1100的插槽1102。在將連接器11插入插槽1102後，記憶體儲存裝置100可以透過連接器11耦接至主機系統1100，以傳送資料至主機系統1100或者從主機系統1100接收資料。
圖12是根據一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖12，記憶體儲存裝置100包括連接介面單元1202、記憶體控制電路單元1204與可複寫式非揮發性記憶體模組1206。
在本範例實施例中，連接介面單元1202是相容於通用序列匯流排(Universal Serial Bus,USB)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元1202亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、序列先進附件(Serial Advanced Technology Attachment,SATA)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、安全數位(Secure Digital,SD)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元1202可與記憶體控制電路單元1204封裝在一個晶片中，或佈設於一包含記憶體控制電路單元1204之晶片外。此外，連接介面單元1202及/或記憶體控制電路單元1204是設置在多層印刷電路板結構12上。例如，設置在如圖6與圖10所繪示出的部份佈線層124的中央區域或者其他位置。
記憶體控制電路單元1204用以執行以硬體型式或韌體型 式實作的多個邏輯閘或控制指令，並且根據主機系統1100的指令在可複寫式非揮發性記憶體模組1206中進行資料的寫入、讀取與抹除等運作。例如，記憶體控制電路單元1204可以包括CPU或微處理器等運作所需的電子電路。
可複寫式非揮發性記憶體模組1206是耦接至記憶體控制電路單元1204，並且用以儲存主機系統1100所寫入之資料。可複寫式非揮發性記憶體模組1206具有實體抹除單元1208(0)~1208(N)。例如，實體抹除單元1208(0)~1208(N)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，並且屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。例如，每一實體抹除單元是由128個實體程式化單元所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更具體來說，每一個實體抹除單元包括多條字元線與多條位元線，每一條字元線與每一條位元線交叉處配置有一個記憶胞。每一個記憶胞可儲存一或多個位元。在同一個實體抹除單元中，所有的記憶胞會一起被抹除。在此範例實施例中，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。另一方面，同一個字元線上的記憶胞會組成一或多個實體程式化單 元。若每一個記憶胞可儲存2個以上的位元，則同一個字元線上的實體程式化單元可被分類為下實體程式化單元與上實體程式化單元。一般來說，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。
在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組，即一個記憶胞中可儲存至少2個位元。然而，本發明不限於此，可複寫式非揮發性記憶體模組1206亦可是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組、複數階記憶胞(Trinary Level Cell,TLC)NAND型快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。可複寫式非揮發性記憶體模組1206也可以配置在多層印刷電路板結構12上，或者耦接至多層印刷電路板結構12。
綜上所述，本發明的一範例實施例的多層印刷電路板結構、連接器模組及記憶體儲存裝置，透過將原先應該設置在第一佈線層的訊號線改為設置在第二佈線層，並且在第一佈線層的對應位置上設置遮蔽件，從而有效降低在訊號線上傳遞的訊號對附近的電子設備產生的電磁干擾。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
101~109‧‧‧接墊
121‧‧‧佈線層
13‧‧‧遮蔽件

Claims (18)

  1. 一種多層印刷電路板結構，適於連接至一連接器，該連接器包括至少一連接端子，該多層印刷電路板結構包括：一第一佈線層，包括：一遮蔽件，用以提供一接地電位；以及至少一接墊，耦接至該至少一連接端子；以及一第二佈線層，相對該第一佈線層設置，並且包括至少一導線，其中每一該至少一導線的一端耦接至該至少一接墊的其中之一，其中該遮蔽件投影到該第二佈線層的一投影面至少覆蓋一預設比例的該至少一導線。
  2. 如申請專利範圍第1項所述的多層印刷電路板結構，其中該投影面完全覆蓋該至少一導線。
  3. 如申請專利範圍第1項所述的多層印刷電路板結構，其中該投影面的面積至少佔該第一佈線層的面積的10%。
  4. 如申請專利範圍第1項所述的多層印刷電路板結構，其中該多層印刷電路板結構具有一第一側邊與相對於該第一側邊的一第二側邊，該連接器靠近該第一側邊，並且該遮蔽件在該第一佈線層上的位置靠近該第一側邊。
  5. 如申請專利範圍第1項所述的多層印刷電路板結構，其中該至少一導線包括一傳輸訊號線、一接收訊號線或其組合。
  6. 如申請專利範圍第1項所述的多層印刷電路板結構，其中 該連接器適於插入一主機系統的一插槽，以耦接至該主機系統。
  7. 一種連接器模組，包括：一連接器，包括至少一連接端子；以及一多層印刷電路板結構，連接至該連接器，並且包括：一第一佈線層，包括：一遮蔽件，用以提供一接地電位；以及至少一接墊，耦接至該至少一連接端子；以及一第二佈線層，相對該第一佈線層設置，並且包括至少一導線，其中每一該至少一導線的一端耦接至該至少一接墊的其中之一，其中該遮蔽件投影到該第二佈線層的一投影面至少覆蓋一預設比例的該至少一導線。
  8. 如申請專利範圍第7項所述的連接器模組，其中該遮蔽件完全覆蓋該至少一導線。
  9. 如申請專利範圍第7項所述的連接器模組，其中該遮蔽件的面積至少佔該第一佈線層的面積的10%。
  10. 如申請專利範圍第7項所述的連接器模組，其中該多層印刷電路板結構具有一第一側邊與相對於該第一側邊的一第二側邊，該連接器靠近該第一側邊，並且該遮蔽件在該第一佈線層上的位置靠近該第一側邊。
  11. 如申請專利範圍第7項所述的連接器模組，其中該至少一導線包括一傳輸訊號線、一接收訊號線或其組合。
  12. 如申請專利範圍第7項所述的連接器模組，其中該連接器適於插入一主機系統的一插槽，以耦接至該主機系統。
  13. 一種記憶體儲存裝置，包括：一連接器，包括至少一連接端子；一連接介面單元；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組；以及一多層印刷電路板結構，連接至該連接器，並且用以設置該連接介面單元或該記憶體控制電路單元，其中該多層印刷電路板結構包括：一第一佈線層，包括：一遮蔽件，用以提供一接地電位；以及至少一接墊，耦接至該至少一連接端子；以及一第二佈線層，相對該第一佈線層設置，並且包括至少一導線，其中每一該至少一導線的一端耦接至該至少一接墊的其中之一，其中該遮蔽件投影到該第二佈線層的一投影面至少覆蓋一預設比例的該至少一導線。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該遮蔽件完全覆蓋該至少一導線。
  15. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該 遮蔽件的面積至少佔該第一佈線層的面積的10%。
  16. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該多層印刷電路板結構具有一第一側邊與相對於該第一側邊的一第二側邊，該連接器靠近該第一側邊，並且該遮蔽件在該第一佈線層上的位置靠近該第一側邊。
  17. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該至少一導線包括一傳輸訊號線、一接收訊號線或其組合。
  18. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該連接器適於插入一主機系統的一插槽，以耦接至該主機系統。
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