TWI538257B - 系統級封裝結構與其電鍍模組及記憶體儲存裝置 - Google Patents

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Description

系統級封裝結構與其電鍍模組及記憶體儲存裝置
本發明是有關於一種封裝結構，且特別是有關於一種系統級封裝(System in Package)結構與其電鍍模組及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，在生產階段，多個SD卡會被設置在一個支撐架上，以同時對這些SD卡進行電鍍。然而，在將這些SD卡從支撐架上切除下來後，每一個SD卡上都會留有可以導電的一或多個開口。在使用者插拔此SD卡時，這些開口所導入的靜電可能會對SD卡造成干擾。
本發明提供一種系統級封裝(System in Package)結構與記憶體儲存裝置，其可降低靜電放電(Electro Static Discharge,ESD)干擾。
本發明的一範例實施例提供一種系統級封裝(System in Package)結構，其包括第一佈線層、第二佈線層及可複寫式非揮發性記憶體模組。第一佈線層包括第一接墊與導線。第一接墊鄰近第一佈線層的第一側邊，並且第一接墊用以耦接至接地電壓。導線的一端耦接至第一接墊，並且導線的另一端耦接至此系統級封裝結構的接口，其中此接口位於第一佈線層上相對於第一側邊的第二側邊，並且此接口用以耦接至外部電壓。第二佈線層相對第一佈線層設置。可複寫式非揮發性記憶體模組設置於第一佈線層或第二佈線層上。
在本發明的一範例實施例中，所述導線包括第一導線與第二導線，第一導線的一端耦接至接口，第一導線的另一端耦接至電容單元的輸入端，電容單元的輸出端耦接至第二導線的一端，並且第二導線的另一端耦接至第一接墊。
在本發明的一範例實施例中，所述導線更包括第三導線，第三導線的一端耦接至電容單元的輸入端，並且第三導線的另一端耦接至電容單元的輸出端。
在本發明的一範例實施例中，所述接口用以連接至支撐 架，且支撐架用以經由接口提供外部電壓至系統級封裝結構。
在本發明的一範例實施例中，所述第一佈線層更包括至少一第二接墊，所述第二接墊鄰近第一佈線層的第一側邊，並且第一接墊與所述第二接墊用以耦接至主機系統。
在本發明的一範例實施例中，所述接口包括第一接口與第二接口，第一佈線層更包括串連導線，所述導線經由串連導線同時耦接至第一接口與第二接口。
本發明的一範例實施例提供一種記憶體儲存裝置，其包括系統級封裝結構與可複寫式非揮發性記憶體模組。系統級封裝結構包括第一佈線層與第二佈線層。第一佈線層包括第一接墊與導線。第一接墊鄰近第一佈線層的第一側邊，並且第一接墊用以耦接至接地電壓。導線的一端耦接至第一接墊，並且導線的另一端耦接至系統級封裝結構的接口，其中接口位於第一佈線層上相對於第一側邊的第二側邊，並且接口用以耦接至外部電壓。第二佈線層相對第一佈線層設置。可複寫式非揮發性記憶體模組設置於第一佈線層或第二佈線層上。
本發明的一範例實施例提供一種系統級封裝結構的電鍍模組，其包括支撐架與多個系統級封裝結構。支撐架具有多個連接點。每一所述系統級封裝結構包括第一佈線層、第二佈線層及可複寫式非揮發性記憶體模組。第一佈線層包括第一接墊與導線。第一接墊鄰近第一佈線層的第一側邊，並且第一接墊用以耦接至接地電壓。導線的一端耦接至第一接墊，並且導線的另一端 耦接至系統級封裝結構的接口，其中接口位於第一佈線層上相對於第一側邊的第二側邊，並且接口耦接至所述連接點的其中之一。第二佈線層相對第一佈線層設置。可複寫式非揮發性記憶體模組設置於第一佈線層或第二佈線層上。
在本發明的一範例實施例中，所述支撐架用以經由接口提供外部電壓至系統級封裝結構。
基於上述，透過在系統級封裝結構的接口與用來耦接至接地電壓的接墊之間設置一導線，可在系統級封裝結構或記憶體儲存裝置的使用過程中，將經由開口導入的靜電雜訊釋放，降低靜電放電干擾。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧系統級封裝結構的電鍍模組
11、41、51、61、81、91‧‧‧系統級封裝結構
12‧‧‧支撐架
13‧‧‧連接點
21~28‧‧‧接墊
201‧‧‧第一側邊
202‧‧‧第二側邊
203、601~603‧‧‧接口
204、2041、2042、504、604、905‧‧‧導線
401‧‧‧電容單元
圖1是根據本發明之一範例實施例所繪示的系統級封裝結構的電鍍模組的範例示意圖。
圖2與圖3是根據本發明之一範例實施例所繪示的系統級封裝結構的範例示意圖。
圖4是根據本發明之另一範例實施例所繪示的系統級封裝結構的範例示意圖。
圖5是根據本發明之另一範例實施例所繪示的系統級封裝結 構的範例示意圖。
圖6與圖7是根據本發明之另一範例實施例所繪示的系統級封裝結構的範例示意圖。
圖8是根據本發明之另一範例實施例所繪示的系統級封裝結構的範例示意圖。
圖9是根據本發明之另一範例實施例所繪示的系統級封裝結構的範例示意圖。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置(或第一單元、第一元件)耦接於第二裝置(或第二單元、第二元件)，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明之一範例實施例所繪示的系統級封裝(System in Package,SIP)結構的電鍍(electroplating)模組的範例示意圖。
請參照圖1，系統級封裝結構的電鍍模組10包括多個系 統級封裝結構11與支撐架12。在本範例實施例中，系統級封裝結構的電鍍模組10中的每一個系統級封裝結構11的工藝條件(例如，材質及/或電路佈局等)都相同。在另一範例實施例中，系統級封裝結構的電鍍模組10中部分的系統級封裝結構11的工藝條件也可以不相同。一個系統級封裝結構11可以包括一或多個晶片。
在本範例實施例中，每一個系統級封裝結構11是包含於一個可複寫式非揮發性記憶體儲存裝置中。或者，每一個系統級封裝結構11可視為是一個可複寫式非揮發性記憶體儲存裝置。每一個系統級封裝結構11具有一或多個可複寫式非揮發性記憶體模組。或者，每一個系統級封裝結構11可耦接至一或多個可複寫式非揮發性記憶體模組。一個可複寫式非揮發性記憶體模組會具有多個實體抹除單元(未繪示)。每一個實體抹除單元可屬於同一個記憶體晶粒(dic)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，並且屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。例如，一個實體抹除單元是由128個實體程式化單元所組成。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。由於在此提及的可複寫式非揮發性記憶體模組是被封裝(package)在系統級封裝結構11中，故未在圖式中加以標示。本領域之通常知識者(或技術人員)應可根據上述描述明瞭何謂可複寫式非揮發性記憶體模組。例如，此可複寫式非揮發性記憶體儲存 裝置可以是SD卡、Micro SD卡、MMC卡、CF卡或嵌入式儲存裝置。其中，嵌入式儲存裝置包括嵌入式多媒體卡(Embedded MMC,eMMC)。本發明並不限制每一個系統級封裝結構11的尺寸。此外，一個系統級封裝結構11也可以包括電阻、電容、連接器、天線、微處理器、微控制器及嵌入式控制器等各種電子元件，並且此些電子元件可以全部安裝在相同或不同的基板上。
在本範例實施例中，系統級封裝結構的電鍍模組10包括64個(4×16)系統級封裝結構11。每一個系統級封裝結構11透過5個連接點(例如，連接點13)耦接至支撐架12。藉此，透過施加外部電壓至支撐架12，即可透過這些連接點提供外部電壓至每一個系統級封裝結構11，以對每一個系統級封裝結構11進行電鍍。然而，在另一範例實施例中，系統級封裝結構的電鍍模組10可以包括更多或更少的系統級封裝結構11，及/或每一個系統級封裝結構11與支撐架12之間用來耦接的連接點的數目也可以是更多或更少，本發明不加以限制。在完成電鍍後，每一個系統級封裝結構11都會被從系統級封裝結構的電鍍模組10上切割下來。
圖2與圖3是根據本發明之一範例實施例所繪示的系統級封裝結構的範例示意圖。
請同時參照圖2與圖3，一個系統級封裝結構11包括多個層(亦稱為佈線層)。例如，在本範例實施例中，一個系統級封裝結構11具有兩個佈線層，並且此兩個佈線層之間還可以具有一黏合層(未繪示)。然而，在另一範例實施例中，佈線層的數目可以更 多或更少，本發明不加以限制。
系統級封裝結構11至少包括一接墊21(亦稱為第一接墊)。接墊21被設置在系統級封裝結構11的一個佈線層(亦稱為第一佈線層)上。而系統級封裝結構11的另一個佈線層(亦稱為第二佈線層)則相對於第一佈線層設置。例如，如圖3所示，接墊21所在的第一佈線層是被設置在第二佈線層上方。接墊21的材質可以是任意可導電的金屬或非金屬。系統級封裝結構11具有側邊201(亦稱為第一側邊)與相對於側邊201的側邊202(亦稱為第二側邊)。接墊21的設置位置鄰近側邊201，而相對遠離側邊202。此外，系統級封裝結構11中的可複寫式非揮發性記憶體模組可設置於第一佈線層或第二佈線層上，本發明不加以限制。
系統級封裝結構11可耦接至一主機系統以與主機系統進行通訊(例如，傳輸資料)。當系統級封裝結構11耦接至一主機系統時，側邊201所在的部份會被插入至此主機系統的一插槽中，而僅露出側邊202所在的部份。當側邊201所在的部份被插入至主機系統的插槽後，接墊21會與此插槽內的一電極耦接，以耦接至一接地電壓(例如，ground voltage VSS)。此外，露出的側邊202所在的部份則可作為使用者從此插槽中拔出系統級封裝結構11的施力點。
在一範例實施例中，系統級封裝結構11還包括接墊22~28(亦稱為第二接墊)。如圖2與圖3所示，接墊22~28會與接墊21並排設置於第一佈線層上。類似地，接墊22~28的設置位置 鄰近側邊201，而相對遠離側邊202。當側邊201所在的部份被插入至主機系統的插槽後，接墊22~28會分別與此插槽內的一對應電極耦接，以接收一工作電壓(例如，voltage VDD)、一時脈訊號(clock signal)、傳輸指令、或與主機系統進行資料傳輸等等。接墊22~28的數量可以是更多或更少，本發明不加以限制。
值得注意的是，在將一個系統級封裝結構11從系統級封裝結構的電鍍模組10上切割下來後，系統級封裝結構11原先與支撐架12耦接的連接點處會具有至少一個接口(亦稱為電鍍接口)。一個接口對應至一個連接點。以圖1的連接點13為例，圖2與圖13的系統級封裝結構11上至少具有相對於連接點13的接口203。當系統級封裝結構11尚未從支撐架12上切割下來時，支撐架12可經由連接點13與接口203提供外部電壓至系統級封裝結構11。也就是說，接口203可透過連接點13接收用來電鍍的外部電壓。接口203位於側邊202。當側邊201所在的部份被插入至主機系統的插槽後，由於側邊202會露出於插槽外，因此當人體或者其他導電物體靠近或觸碰接口203(例如，欲從插槽拔出系統級封裝結構11)時，接口203可能會產生靜電等雜訊，從而干擾系統級封裝結構11中的電子元件。例如，產生靜電放電(Electro Static Discharge,ESD)干擾。例如，此雜訊可能會造成資料讀取錯誤，或者損害系統級封裝結構11中運作中的電子元件。
在本範例實施例中，系統級封裝結構11的第一佈線層上會被設置一或多條導線204。在此以一條導線204作為範例。導線 204的一端耦接至接墊21。導線204的另一端耦接至接口203。當接口203產生靜電等雜訊時，此雜訊會透過導線204而被傳導至接墊21，並且被釋放至主機系統。藉此，可減少雜訊對系統級封裝結構11中運作中的電子元件的影響。
在一範例實施例中，導線204可替換為相互串接(serial connected)的多條導線。
圖4是根據本發明之另一範例實施例所繪示的系統級封裝結構的範例示意圖。
請參照圖4，系統級封裝結構41與系統級封裝結構11的差別在於，系統級封裝結構41包括導線2041、導線2042及電容單元401。導線2041亦稱為第一導線，並且導線2042亦稱為第二導線。導線2041的一端耦接至接口203，並且導線2041的另一端耦接至電容單元401的一端(亦稱為輸入端)。電容單元401的另一端(亦稱為輸出端)耦接至導線2042的一端，並且導線2042的另一端耦接至接墊21。在本範例實施例中，電容單元401包括一或多個電容。在另一範例實施例中，電容單元401還可以包括任意用來緩衝雜訊的電路元件。藉此，可增加系統級封裝結構41關於釋放雜訊的穩定性。
在一範例實施例中，電容單元401還可以與另一導線並接(parallel connected)。
圖5是根據本發明之另一範例實施例所繪示的系統級封裝結構的範例示意圖。
請參照圖5，系統級封裝結構51與系統級封裝結構41的差別在於，系統級封裝結構51更包括導線504。導線504亦稱為第三導線。導線504的一端耦接至電容單元401的輸入端，並且導線504的另一端耦接至電容單元401的輸出端。藉此，可更進一步增加系統級封裝結構51關於釋放雜訊的穩定性。
在一範例實施例中，多個接口可能位於系統級封裝結構的第一側邊或第一側邊的兩側。因此可透過另一導線同時將此些接口耦接至用來釋放雜訊的導線上。
圖6與圖7是根據本發明之另一範例實施例所繪示的系統級封裝結構的範例示意圖。
請參照圖6與圖7，系統級封裝結構61與系統級封裝結構11的差別在於，系統級封裝結構61包括接口601~603。接口601~603的數目可以更多或更少，在此不加以限制。在一範例實施例中，可將接口601稱為第一接口，將接口602稱為第二接口，並且將接口603稱為第三接口。類似於系統級封裝結構11，當系統級封裝結構61尚未與對應的支撐架分離時，每一個接口601~603會耦接至支撐架上的一個連接點。藉此，支撐架可透過接口601~603提供外部電壓至系統級封裝結構61，以對系統級封裝結構61進行電鍍。
相對於系統級封裝結構11，系統級封裝結構61更包括導線604。導線604亦稱為串連導線。導線604同時耦接至接口601~603。此外，導線604也耦接至導線204的一端。導線204的 另一端耦接至接墊21。藉此，當側邊201所在的部份被插入至主機系統的插槽後，若人體或者其他導電物體靠近或觸碰接口601~603的至少其中之一(例如，欲從插槽拔出系統級封裝結構61)時，接口601~603中的任一者所產生靜電等雜訊可以經由導線604、204及接墊21釋放至主機系統。
圖8是根據本發明之另一範例實施例所繪示的系統級封裝結構的範例示意圖。
請參照圖8，圖8中的導線2041、導線2042及電容單元401分別相同或相似於圖4中的導線2041、導線2042及電容單元401，故在此不重複贅述。在系統級封裝結構81中，導線2041的一端耦接至導線604，並且導線2041的另一端耦接至電容單元401的輸入端。電容單元401的輸出端耦接至導線2042的一端，並且導線2042的另一端耦接至接墊21。藉此，可增加系統級封裝結構81關於釋放雜訊的穩定性。
圖9是根據本發明之另一範例實施例所繪示的系統級封裝結構的範例示意圖。
請參照圖9，系統級封裝結構91與系統級封裝結構81的差別在於，系統級封裝結構91更包括導線905。導線905也可稱為第三導線。導線905的一端耦接至電容單元401的輸入端，並且導線905的另一端耦接至電容單元401的輸出端。藉此，可更進一步增加系統級封裝結構91關於釋放雜訊的穩定性。
值得一提的是，在上述各範例實施例中，所提到的每一 條導線(例如，導線204、2041、2042及604)都是被設置於對應的系統級封裝結構的第一佈線層，並且第一佈線層即是用來設置接墊(例如，接墊21~28)的層。然而，在另一範例實施例中，亦可將所提到的導線的一部份或全部設置在第一佈線層下方的第二佈線層，本發明不加以限制。此外，在上述各範例實施例中，耦接於接口(例如，接口203或601~603)與接墊(例如，接墊21)之間的導線(例如，導線204、2041、2042及604)是專門用來釋放接口所接收到的靜電雜訊，而不會作為其他用途(例如，傳輸指令或資料訊號)。再者，在一範例實施例中，會以第二側邊上的接口(例如，接口203或601~603)至接墊21之間的最短路徑來設置上述導線204、2041及2042，以提升靜電雜訊的釋放效率。
綜上所述，根據本發明的一範例實施例，透過在系統級封裝結構的電鍍接口與用來耦接至接地電壓的接墊之間設置至少一導線，可在系統級封裝結構或記憶體儲存裝置的使用過程中，將經由電鍍接口導入的靜電雜訊釋放，降低靜電放電干擾。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
11‧‧‧系統級封裝結構
21~28‧‧‧接墊
201‧‧‧第一側邊
202‧‧‧第二側邊
203‧‧‧接口
204‧‧‧導線

Claims (18)

  1. 一種系統級封裝(System in Package)結構，包括：一第一佈線層，包括：一第一接墊，鄰近該第一佈線層的一第一側邊，並且該第一接墊用以耦接至一接地電壓；以及一導線，該導線的一端耦接至該第一接墊，並且該導線的另一端耦接至該系統級封裝結構的一接口，其中該接口位於該第一佈線層上相對於該第一側邊的一第二側邊，並且該接口用以耦接至一外部電壓；一第二佈線層，相對該第一佈線層設置；以及一可複寫式非揮發性記憶體模組，設置於該第一佈線層或該第二佈線層上。
  2. 如申請專利範圍第1項所述的系統級封裝結構，其中該導線包括一第一導線與一第二導線，該第一導線的一端耦接至該接口，該第一導線的另一端耦接至一電容單元的一輸入端，該電容單元的一輸出端耦接至該第二導線的一端，並且該第二導線的另一端耦接至該第一接墊。
  3. 如申請專利範圍第2項所述的系統級封裝結構，其中該導線更包括一第三導線，該第三導線的一端耦接至該電容單元的該輸入端，並且該第三導線的另一端耦接至該電容單元的該輸出端。
  4. 如申請專利範圍第1項所述的系統級封裝結構，其中該接口用以連接至一支撐架，且該支撐架用以經由該接口提供該外部 電壓至該系統級封裝結構。
  5. 如申請專利範圍第1項所述的系統級封裝結構，其中該第一佈線層更包括至少一第二接墊，該至少一第二接墊鄰近該第一佈線層的該第一側邊，並且該第一接墊與該至少一第二接墊用以耦接至一主機系統。
  6. 如申請專利範圍第1項所述的系統級封裝結構，其中該接口包括一第一接口與一第二接口，該第一佈線層更包括一串連導線，該導線經由該串連導線同時耦接至該第一接口與該第二接口。
  7. 一種記憶體儲存裝置，包括：一系統級封裝結構，包括：一第一佈線層，包括：一第一接墊，鄰近該第一佈線層的一第一側邊，並且該第一接墊用以耦接至一接地電壓；以及一導線，該導線的一端耦接至該第一接墊，並且該導線的另一端耦接至該系統級封裝結構的一接口，其中該接口位於該第一佈線層上相對於該第一側邊的一第二側邊，並且該接口用以耦接至一外部電壓；以及一第二佈線層，相對該第一佈線層設置；以及一可複寫式非揮發性記憶體模組，設置於該第一佈線層或該第二佈線層上。
  8. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該導線包括一第一導線與一第二導線，該第一導線的一端耦接至該接 口，該第一導線的另一端耦接至一電容單元的一輸入端，該電容單元的一輸出端耦接至該第二導線的一端，並且該第二導線的另一端耦接至該第一接墊。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該導線更包括一第三導線，該第三導線的一端耦接至該電容單元的該輸入端，並且該第三導線的另一端耦接至該電容單元的該輸出端。
  10. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該接口用以連接至一支撐架，且該支撐架用以經由該接口提供該外部電壓至該系統級封裝結構。
  11. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該第一佈線層更包括至少一第二接墊，該至少一第二接墊鄰近該第一佈線層的該第一側邊，並且該第一接墊與該至少一第二接墊用以耦接至一主機系統。
  12. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該接口包括一第一接口與一第二接口，該第一佈線層更包括一串連導線，該導線經由該串連導線同時耦接至該第一接口與該第二接口。
  13. 一種系統級封裝結構的電鍍模組，包括：一支撐架，具有多個連接點；以及多個系統級封裝結構，其中每一該些系統級封裝結構包括；一第一佈線層，包括：一第一接墊，鄰近該第一佈線層的一第一側邊，並 且該第一接墊用以耦接至一接地電壓；以及一導線，該導線的一端耦接至該第一接墊，並且該導線的另一端耦接至該系統級封裝結構的一接口，其中該接口位於該第一佈線層上相對於該第一側邊的一第二側邊，並且該接口耦接至該些連接點的其中之一；一第二佈線層，相對該第一佈線層設置；以及一可複寫式非揮發性記憶體模組，設置於該第一佈線層或該第二佈線層上。
  14. 如申請專利範圍第13項所述的系統級封裝結構的電鍍模組，其中該導線包括一第一導線與一第二導線，該第一導線的一端耦接至該接口，該第一導線的另一端耦接至一電容單元的一輸入端，該電容單元的一輸出端耦接至該第二導線的一端，並且該第二導線的另一端耦接至該第一接墊。
  15. 如申請專利範圍第14項所述的系統級封裝結構的電鍍模組，其中該導線更包括一第三導線，該第三導線的一端耦接至該電容單元的該輸入端，並且該第三導線的另一端耦接至該電容單元的該輸出端。
  16. 如申請專利範圍第13項所述的系統級封裝結構的電鍍模組，其中該支撐架用以經由該接口提供一外部電壓至該系統級封裝結構。
  17. 如申請專利範圍第13項所述的系統級封裝結構的電鍍模組，其中該第一佈線層更包括至少一第二接墊，該至少一第二接 墊鄰近該第一佈線層的該第一側邊，並且該第一接墊與該至少一第二接墊用以耦接至一主機系統。
  18. 如申請專利範圍第13項所述的系統級封裝結構的電鍍模組，其中該接口包括一第一接口與一第二接口，該第一佈線層更包括一串連導線，該導線經由該串連導線同時耦接至該第一接口與該第二接口。
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