TWI487083B - 疊層結構與其製造方法、以及包含其之電子裝置 - Google Patents

Description

疊層結構與其製造方法、以及包含其之電子裝置

本發明係有關於一種疊層結構與其製造方法、以及包含其之電子裝置，特別是關於一種具有絕熱或散熱能力的疊層結構與其製造方法、以及包含其之電子裝置。

在半導體、或光電產業中，常會對半導體結構施一高溫後繼以低溫冷卻之熱處理製程，進而使得半導體結構達到活化(activation)與退火(annealing)等目的。目前習用的熱處理技術有：高溫爐管(furnance)、雷射退火(laser annealing)、一般式快速熱處理(Rapid Thermal Annealing，RTA)、突發式高溫快速退火(spike RTA)、閃光熱退火(Flash Lamp Anneal)等。舉例來說，在低溫多晶矽(Low Temperature Poly Silicon)薄膜電晶體的製程中，會以準分子雷射退火的方式，將非晶矽通道層轉換為多晶矽通道層，以增加電子移動性(mobility)，得到具有較佳性能的薄膜電晶體。然而，在對使用軟性基板的可撓曲裝置進行準分子雷射退火製程時，由於準分子雷射退火製程的瞬間加熱溫度可達1300℃以上，若多晶矽層與軟性基板間的膜層具有較差的絕熱能力，則軟性基板將因高溫而變形或劣化，導致裝置性能下降甚至毀損。

此外，在對非晶矽層施行準分子雷射退火使其轉化成多晶矽層的過程中，若是多晶矽層與基板間的膜層之絕熱 能力不足，則經雷射退火後之非晶矽(液態矽)的熱量便會快速地由基板及緩衝層釋放，使得矽晶粒成長的時間受到限制，因此使得多晶矽層具有較小的矽晶粒尺寸(grain size)。然而，多晶矽層中之矽晶粒尺寸的大小，將會直接影響薄膜電晶體的性能。亦即，由較小矽晶粒尺寸之矽晶粒所構成的多晶矽層所製作出的薄膜電晶體陣列，其電子移動性將無法提昇。

根據本發明一實施例，本發明提供一種疊層結構，包括：一基板，該基板具有一上表面；一第一緩衝層配置於該基板之上；以及複數條第一坑道配置於該緩衝層與該基板之間。

根據另一實施例，本發明亦提供上述疊層結構的製造方法，包括：提供一基板；形成一圖形化光阻層於該基板之上，其中該圖形化光阻層具有複數條溝槽貫穿該圖形化光阻層；形成一第一緩衝層於該圖形化光阻層之上，並填入該複數條溝槽；以及，移除該圖形化光阻層，形成複數條第一坑道配置於該緩衝層與該基板之間。

根據其他實施例，本發明亦提供一種電子裝置，包括上述疊層結構；以及一元件(例如電晶體、或導電層)配置於該疊層結構的第一緩衝層之上。

為使本發明之上述目的、特徵能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

本發明提供一種疊層結構，包含一具有複數坑道的緩衝層以及一基板。藉由調整該坑道的寬度以及分佈，可使該疊層結構具有絕熱或是散熱能力，避免基板應熱劣化或是加強後續形成於該疊層結構的元件之散熱效果。

以下將配合圖示，以說明根據本發明所述之疊層結構的製造方法。

請參照第1a圖，首先提供一基板102，並在其上形成一圖形化的光阻層104，其中該圖形化光阻層104可具有複數條溝槽103。該基板的材質並無限定，可例如為一矽基板、複合基板(compound substrate)、玻璃基板、或是陶瓷基板。根據本發明一實施例，由於本發明所述之疊層結構係具有絕熱能力，可使得後續在疊層結構上所形成的元件其製程中產生的熱不致傳導到該基板，因此該基板亦可為一熱忍受力較差的基板(例如：可撓曲基板)。該溝槽103係貫穿該圖形化光阻層104，且該溝槽103之寬度W₁ 可介於0.5μm至1cm之間。請參照第1b圖，係為第1a圖所述結構的上示圖(第1a圖係為第1b圖沿切線A-A’的剖面示意圖)，該圖形化光阻層104包含複數條光阻突塊，由於該光阻突塊的高度H及寬度W₂ 即為後續所形成的坑道之高度及寬度，因此該光阻突塊較佳具有一高度H介於0.5μm至10μm之間、以及一寬度W₂ 介於0.5μm至1cm之間。該圖形化光阻層104可為習知任何之光阻材料，可被一去光阻液移除。

接著，請參照第2圖，坦覆性形成一第一緩衝層106 於第1a圖所述的結構上。由第2圖可知，該第一緩衝層106係由一平坦部106a及複數之突出部106b所組成，該複數之突出部106b係填滿前述之該構槽103，且該平坦部106a係形成於該圖形化光阻層104之上。該第一緩衝層106之突出部106b具有一寬度W₁ 可介於0.5μm至1cm，例如1μm至0.5cm、或2μm至0.1cm。該突出部106b的寬度W₁ 可大於0.5μm，以使該第一緩衝層106不致於坍塌；以及，該寬度W₁ 較佳可不大於1cm，以避免壓縮到後續所形成的坑道的數目及寬度。該第一緩衝層106之平坦部106a的厚度並無限制，可例如介於1μm-1000μm之間。根據本發明實施例，該第一緩衝層106的材質可為介電材料，例如氧化矽、氮化矽、或矽基高分子。

接著，請參照第3a圖，利用一去光阻液將該圖形化光阻層104移除，以形成複數之第一坑道105，得到本發明所述之疊層結構100。根據本發明一實施例，該第一緩衝層106在一剖面視角下可具一梳狀剖面。該去光阻液，可為可移除該光阻層且不會對該第一緩衝層106造成任何影響的化學試劑。值得注意的是，為使本發明所述之疊層結構100具有較佳之絕熱或散熱效果，該複數條第一坑道103的底部107面積總合與該基板100的上表面101面積比可介於0.1至0.8，例如0.15至0.7.5、或0.2至0.7。當複數條第一坑道103的底部107面積總合與該基板100的上表面101面積比愈高，則本發明所述之具有複數坑道105的第一緩衝層106的絕熱能力愈高；另一方面，當複數條第 一坑道103的底部107面積總合與該基板100的上表面101面積比愈低，則本發明所述之具有複數坑道105的第一緩衝層106具有相對較高的散熱能力。該複數條第一坑道103的底部107面積總合與該基板102的上表面101面積比可較佳不大於0.8，以避免該第一緩衝層106坍塌。該第一坑道103之高度H可介於0.5μm至10μm之間，且寬度W₂ 可介於0.5μm至1cm之間。值得注意的是，當該坑道105的寬度W₂ 愈寬，則該具有複數坑道105的第一緩衝層106具有相對較高的絕熱能力；若該坑道105的寬度W₂ 愈窄，則該具有複數坑道105的第一緩衝層106具有相對較高的散熱能力。若欲將具有複數坑道105的第一緩衝層106作為絕熱結構，則該坑道105的寬度W₂ 需避免小於0.5μm，以維持一定的絕熱效果。請參照第3b圖，係為第3a圖所述結構的上示圖(第3a圖係為第3b圖沿切線A-A’的剖面示意圖)，為方便該去光阻液進入溝槽103中以移除該圖形化光阻層，該溝槽103可為一雙開端(double open-ended)溝槽，因此所形成的坑道可為一雙開端坑道。請參照第4圖，根據本發明另一實施例，該溝槽103在設計上亦可為一單開端(double open-ended)溝槽。請參照第5圖，根據本發明又一實施例，該疊層結構100可更包含複數條第二坑道109，配置於該第一緩衝層102與該基板100之間，並與該第一坑道垂直，以增加第一緩衝層102的絕熱能力。

根據本發明其他實施例，本發明所述之疊層結構亦可更包含一第二緩衝層形成於該基板之上。上述疊層結構 的製造方法包含以下步驟。首先，請參照第6圖，提供基板100，其中該基板100形成有該第二緩衝層108，且該圖形化光阻層104形成於該第二緩衝層108之上，其中該圖形化光阻層104具有複數條溝槽103。接著，請參照第7圖，形成該第一緩衝層106於該圖形化光阻層104之上，並填入該複數條溝槽103。最後，請參照第8圖，利用一去光阻液將該圖形化光阻層104移除，以形成複數之第一坑道105，其中該複數條第一坑道係配置於該第一緩衝層106與該第二緩衝層108之間。該第二緩衝層之材質可為介電材料，例如氧化矽、氮化矽、或矽基高分子。根據本發明其他實施例，該第一緩衝層與第二緩衝層可為相同材質，亦可為不同材質(例如：該第一緩衝層可為氧化矽層，而該第二緩衝層可為氮化矽層)。形成該第二緩衝層108的好處在於，可避免後續形成在第一緩衝層上的元件，在其製程中或是操作時所產生的熱，直接經由該第一緩衝層傳至該基板。

請參照第9圖，本發明亦提供一具有上述疊層結構的電子裝置200。該電子裝置200包含疊層結構100、以及一元件120形成於該疊層結構100的第一緩衝層上。根據本發明其他實施例，該元件可為在其製程中或是操作時會產所產生熱的部件，例如電晶體、太陽能電池、膜薄電晶體、發光二極體、或導電層。值得注意的是，本發明所述之疊層結構內的坑道寬度，可依不同元件來加以調整，以得到散熱或是絕熱的效果。舉例來說，若該元件會在製程中產 生大量的熱(例如膜薄電晶體、或是氧化銦鋅導電層)，則該坑道可具有較大的寬度，以提供一較佳的絕熱能力，使得該元件在製程中所產生的熱不致劣化該基板(例如一可撓曲基板)。此外，若該元件在操作中產生大量的熱(例如太陽能電池、或發光二極體)，則該坑道可具有較小的寬度，以提供一較佳的散熱能力。

為驗証本發明所述之疊層結構具有結熱能力，首先，提供二個具有不洞坑道寬度的疊層結構(1)及(2)。疊層結構(1)：由氧化矽(作為第一緩衝層，其中該氧化矽內具有複數之坑道(寬度為0.8mm、高度為1μm))、氮化矽(作為第二緩衝層)、以及聚醯亞胺層與玻璃(作為基板，長寬為8cm x 4cm)所構成；以及疊層結構(2)：由氧化矽(作為第一緩衝層，其中該氧化矽內具有複數之坑道(寬度為5μm、高度為1μm))、氮化矽以(作為第二緩衝層)、以及聚醯亞胺層與玻璃(作為基板，長寬為8cm x 4cm)所構成)。接著，在疊層結構(1)及(2)上分別形成一非晶矽層。接著，以準分子雷射加熱該非晶矽層，使其轉換成多晶矽層，同時觀察疊層結構(1)及(2)中各膜層時間與溫度的關係，結果分別如第10及11圖所示。由第10圖可知，由於坑道的寬度夠寬，在準分子雷射退火的過程中，疊層結構(1)內的氮化矽層、聚醯亞胺層、與玻璃的溫度皆小於200℃；而由第11圖可知，當坑道的寬度小於0.5μm，在準分子雷射退火的過程中，疊層結構(2)內的矽層及氧化矽層的溫度在2毫秒內由1000℃左右降至600 ℃(由於加熱時間不夠，使得得到的矽晶粒尺寸較小)，且氮化矽層、及聚醯亞胺層的溫度接近500℃。基於上述，本發明所述之疊層結構，可藉由調整坑道的寬度，達到增加散熱能力或是增加絕熱能力的功效。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為基準。

100‧‧‧疊層結構

101‧‧‧上表面

102‧‧‧基板

103‧‧‧溝槽

104‧‧‧圖形化光阻層

105‧‧‧第一坑道

106‧‧‧第一緩衝層

107‧‧‧第一坑道底部

108‧‧‧第二緩衝層

109‧‧‧第二坑道

120‧‧‧元件

200‧‧‧電子裝置

A-A’‧‧‧切線

H‧‧‧高度

W₁ ‧‧‧寬度

W₂ ‧‧‧寬度

第1a、2、3a圖係為一系列的剖面結構示意圖，用以說明本發明一實施例所述之疊層結構的製造方法。

第1b圖係為第1a圖所示結構的上示圖。

第3b圖係為第3a圖所示結構的上示圖。

第4及5圖係為本發明其他實施例所述之疊層結構的上示圖。

第6至8圖係為一系列的剖面結構示意圖，用以說明本發明另一實施例所述之疊層結構的製造方法。

第9圖係為本發明其他實施例所述之電子裝置的剖面結構示意圖。

第10及11圖係對一形成於疊層結構(1)及(2)上的非晶矽層施以準分子雷射退火後，疊層結構(1)及(2)各膜層之溫度與時間的關係圖。

100‧‧‧疊層結構

101‧‧‧上表面

102‧‧‧基板

105‧‧‧第一坑道

106‧‧‧第一緩衝層

107‧‧‧第一坑道底部

H‧‧‧高度

W₂ ‧‧‧寬度

Claims (16)

1. 一種疊層結構，包括：一基板；一第一緩衝層配置於該基板之上；以及複數條第一坑道配置於該緩衝層與該基板102之間，且該第一緩衝層覆蓋該第一坑道之上表面。
2. 如申請專利範圍第1項所述之疊層結構，其中該複數條第一坑道的底部面積總合與該基板的上表面101面積比係介於0.1至0.8。
3. 如申請專利範圍第1項所述之疊層結構，其中該第一坑道具有一寬度介於0.5μm至1cm之間。
4. 如申請專利範圍第1項所述之疊層結構，其中該第一坑道具有一高度介於0.5μm至10μm之間。
5. 如申請專利範圍第1項所述之疊層結構，其中該第一坑道係為一單開端坑道。
6. 如申請專利範圍第1項所述之疊層結構，其中該第一坑道係為一雙開端坑道。
7. 如申請專利範圍第1項所述之疊層結構，更包含複數條第二坑道配置於該第一緩衝層與該基板之間，其中該第二坑道與該第一坑道垂直。
8. 如申請專利範圍第1項所述之疊層結構，其中該第一緩衝層包含介電材料。
9. 如申請專利範圍第1項所述之疊層結構，更包含一第二緩衝層配置於該基板與該第一緩衝層之間，其中該複 數條第一坑道配置於該第一緩衝層與該第二緩衝層之間。
10. 如申請專利範圍第9項所述之疊層結構，其中該第一緩衝層與第二緩衝層係為相同材質。
11. 如申請專利範圍第9項所述之疊層結構，其中該第一緩衝層與第二緩衝層係為不同材質。
12. 如申請專利範圍第1項所述之疊層結構，其中該基板係為可撓曲基板。
13. 一種疊層結構的製造方法，包括：提供一基板；形成一圖形化光阻層於該基板之上，其中該圖形化光阻層具有複數條溝槽貫穿該該圖形化光阻層；形成一第一緩衝層於該圖形化光阻層之上，並填入該複數條溝槽；以及移除該圖形化光阻層，形成複數條第一坑道配置於該緩衝層與該基板之間，且該第一緩衝層覆蓋該第一坑道之上表面。
14. 如申請專利範圍第13項所述之疊層結構的製造方法，在形成該形化光阻層之前，更包括：形成一第二緩衝層於該基底上。
15. 一種電子裝置，包括：一如申請專利範圍第1項所述之疊層結構；以及一元件配置於該第一緩衝層之上。
16. 如申請專利範圍第15項所述之電子裝置，其中該元件包含電晶體、太陽能電池、膜薄電晶體、發光二極體、 或導電層。