TWI480925B - 半導體裝置之製造方法及半導體裝置 - Google Patents

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Description

半導體裝置之製造方法及半導體裝置
本發明係關於半導體裝置之製造方法及半導體裝置。
近年來，依照電子裝置所受到之縮小尺寸、提高性能、降低成本之要求，而將各半導體晶片做得微細化以及將端子數增多，供半導體晶片安裝於其上之電路板也跟著往微細化及多層化發展，電路板上之電子元件的安裝密度亦往高密度發展。
電路板的類型越變越多也越變越複雜。以仿系統單晶片(pseudo system on chip(pseudo SOC))技術為代表來說，曾研究出以樹脂將具有不同特性的複數個半導體晶片密封起來而形成基板，再使用此基板來一體形成電路之技術。在此仿SOC技術中，用來使得鄰接的半導體晶片相互電性連接之包含配線部等之重配線層(rewiring layer)，係形成在其中埋入有複數個半導體晶片之重構晶圓(reconstructed wafer)上。
另外，有很多技術曾開發出來作為形成金屬材料圖案(pattern of metallic material)之技術。
[先前技術文獻] (專利文獻)
專利文獻1：日本特開2009-64954號公報
專利文獻2：日本特許第4543089號公報
專利文獻3：日本特開2001-351923號公報
本發明之目的在提供一種用來形成具有最佳形狀的重配線層之半導體裝置之製造方法。
根據本發明實施形態的一個態樣，提供一種半導體裝置之製造方法，包含：在基板上形成絕緣層；在絕緣層形成凹入部(recessed section)；在絕緣層上形成具有使該凹入部露出的第一開口以及配置在第一開口的外側且並不使該凹入部露出的第二開口之遮罩圖案(mask pattern)；分別在第一開口及第二開口中沉積導電材料而形成第一導電構件及第二導電構件；以及將在絕緣層的上側之第一導電構件及第二導電構件予以研磨去除掉而留下凹入部內的第一導電構件。
本發明實施形態之目的及優點可透過申請專利範圍中所特別指出的元件及組合而實現及獲得。
惟應知前面的概要說明及後面的詳細說明都只是舉例說明性質，並非用來限定本發明的實施形態者。
以下，說明根據本發明一實施形態之仿SOC晶圓的製造方法。
首先，參照第1A至1C圖來說明以本實施形態之方法製成之仿SOC晶圓的概要構造。
第1A圖係根據本發明一實施形態之仿SOC晶圓的平面圖，第1B及1C圖係根據該實施形態之仿SOC晶圓的剖面圖。第1B及1C圖分別為沿著第1A圖中所示的線B-B 及線C-C所見之剖面圖。
將複數個半導體晶片1b,1c或類似物以在樹脂基板1a的面內方向(in-plane direction)並排配置的方式密封在樹脂基板1a中而形成重構晶圓(reconstructed wafer)1。在重構晶圓1中，聚集成一個單元(unit)之複數個半導體晶片(例如邏輯晶片及記憶體晶片)係相靠近配置，且複數個單元係排列成矩陣狀。仿SOC晶圓完成後，使各個單元相分離而形成各個製品(product)。
第1A至1C圖(以及將在後面說明之第2A至2V圖、第3A、3B圖)顯示一個單元的附近區域，以及一個單元Un係由兩個半導體晶片1b及1c所形成之情況。
在重構晶圓1上形成重配線層21。重配線層21包含用來使半導體晶片1b及1c相互電性連接之配線部(wiring portion)21a以及導出到外部之導出配線部。如第1A圖之平面圖所示，在本例中，用來使半導體晶片1b及1c相互電性連接之複數條配線21a係相互平行配置。第1B圖係沿著配線21a的長度方向所見之剖面圖，且係通過配線21a的部份之剖面圖。第1C圖係沿著配線21a的寬度方向所見之剖面圖，且係橫貫配線21a的部份之剖面圖。
複數條配線21a係由圖案(pattern)(2μm以下之線與間隔之圖案)所形成之微細配線，其中各配線的寬度在2μm以下，相鄰配線間的間隔亦在2μm以下。如以下將說明的，在本實施形態中，配線21a之類的微細配線係以金屬鑲嵌法(damascene method)形成。
接著，參照第2A至2V圖以及第3A、3B圖來說明根據該實施形態之仿SOC晶圓的製造方法。第2A至2V圖皆為沿著第1A圖中之B-B線所見之剖面圖，係用來說明根據該實施形態之仿SOC晶圓的製造方法的主要製程之剖面圖。
參照第2A圖說明重構晶圓1之製備。將半導體晶片1b,1c並排配置在重構晶圓1的面內方向，且使半導體晶片1b,1c的配置有端子(terminal)之表面暴露在外。用來密封半導體晶片1b,1c之樹脂的材料(樹脂基板1a的材料)係為例如丙烯酸系樹脂(acrylate-based resin)之類之絕緣樹脂。
接著，參照第2B圖。在樹脂基板1a的整個表面上形成種晶層(seed layer)2。種晶層2係例如：先以濺鍍法沉積具有20 nm的厚度之鈦層，再以濺鍍法在鈦層上沉積具有100 nm的厚度之銅層而形成。鈦層具有改善形成於鈦層上的銅構件與基板之間的接著性之功能，以及防止銅的氧化及擴散之功能。
接著，參照第2C圖。藉由在種晶層2上塗佈阻劑(resist)而形成具有例如8μm的厚度之阻劑層。阻劑圖案(resist pattern)RP1係藉由使阻劑層曝光然後以例如氫氧化四甲銨(tetramethylammonium hydroxide；TMAH)使曝光過的阻劑層顯影而形成。阻劑圖案RP1在半導體晶片1b及1c的各個端子上都具有開口。
接著，參照第2D圖。以使用種晶層2作為電力供給層(power feeding layer)之電解鍍覆來沉積作為導電材料之 銅以在阻劑圖案RP1的各個開口中形成針銷(pin)3。針銷3的鍍覆高度(plating height)係為例如3μm。各針銷3分別與半導體晶片1b及1c的各個端子電性連接。其中，針銷3的鍍覆高度可根據設計而適當地選擇。
接著，參照第2E圖。利用丙酮或類似物將阻劑圖案RP1去除掉，然後將針銷3外側的種晶層2去除掉。各針銷3係相互電性分離。種晶層2的銅層係以例如使用硫酸鉀(potassium sulfate)溶液作為蝕刻溶液之濕蝕刻加以去除掉。種晶層2的鈦層係以例如使用氟化銨(ammonium fluoride)水溶液作為蝕刻溶液之濕蝕刻，或以例如使用CF4 與O2 的混合氣體作為蝕刻氣體之乾蝕刻加以去除掉。
接著，參照第2F圖。以旋塗法(spin coating)將酚系樹脂(phenol-based resin)塗佈成4μm之厚度，然後使之在200℃至250℃(例如250℃)之溫度下固化(硬化)，以此方式形成其中埋有針銷3之絕緣層4。
接著，參照第2G圖。以化學機械研磨(CMP)將絕緣層4的上部予以研磨去除掉，使得針銷3的上表面露出。
接著，參照第2H圖。在絕緣層4上塗佈例如2μm厚之光敏式酚系樹脂(photosensitive phenol-based resin)來形成絕緣層5。在後面的製程中，在形成於絕緣層5之配線用凹槽(wiring groove)6中形成配線10。絕緣層5的厚度可根據所要求的配線10的厚度而適當地選擇。
接著，參照第2I圖。藉由對絕緣層5進行曝光及顯影，然後使之在例如250℃之溫度下固化(硬化)而在絕緣層5 形成用來界定配線用凹槽6之圖案(pattern)。形成於絕緣層5之配線用凹槽6使針銷3露出。舉例來說，配線用凹槽6a不僅使連接至半導體晶片1b的端子之針銷3露出，也使連接至半導體晶片1c的端子之針銷3露出。藉由後面的製程而形成於配線用凹槽6a中之配線21a係使半導體晶片1b及1c相互電性連接。
接著，參照第2J圖。在絕緣層5上形成種晶層7且使種晶層7覆蓋配線用凹槽6的內面。種晶層7係以例如與種晶層2相似之方式形成。
接著，參照第2K圖。藉由塗佈8μm厚之阻劑而在種晶層7上形成阻劑層RL2。阻劑層RL2的厚度可設定為能防止將在第2M圖所示之後面的製程中以鍍覆(plating)方式沉積的銅滿到阻劑層RL2的上表面之厚度。
接著，參照第2L圖。使阻劑層RL2曝光然後以例如TMAH顯影來形成阻劑圖案(遮罩圖案)RP2。此阻劑圖案RP2具有使配線用凹槽6露出之配線形成用開口8a、以及配置在配線形成用開口8a的外側且並不使配線用凹槽6露出之虛設形成用開口(dummy formation opening)8b。
接著，參照第2M圖。以使用種晶層7作為電力供給層之電解鍍覆在配線形成用開口8a及虛設形成用開口8b中沉積作為導電材料之銅。在配線形成用開口8a中，導電材料將配線用凹槽6填滿並進而沉積到絕緣層5的上表面上，而形成配線導電構件9a。配線導電構件9a與配線用凹槽6中之針銷3電性連接。在虛設形成用開口8b中，導電材料 沉積於絕緣層5上而形成虛設導電構件9b。
執行電鍍，使得絕緣層5的上表面上的配線導電構件9a的鍍覆高度到達例如3μm。當配線導電構件9a的鍍覆高度設定為例如3μm時，絕緣層5的上表面上的虛設導電構件9b的鍍覆高度係設定為例如3.5μm。如以下將說明的，最好使得虛設導電構件9b的上表面比配線導電構件9a的上表面高。
接著，參照第2N圖。利用丙酮或類似物將阻劑圖案RP2去除掉，然後在例如150℃進行退火(annealing)2分鐘，使電鍍形成的銅膜的晶粒成長而使銅膜的品質穩定。關於能夠促進此種電鍍後的自行退火(self-annealing)之退火的希望的條件，特別佳者係在120℃至200℃之溫度下在低氧濃度的環境中進行退火1至10分鐘，不過亦可在大氣環境下進行退火。其中，當鍍覆膜的厚度為例如3μm時，藉由自行退火之晶粒的成長甚至可在室溫(20℃至25℃)下進行約24小時而達成。
接著，參照第20圖。以化學機械研磨(CMP)將絕緣層5的上表面上之配線導電構件9a及虛設導電構件9b予以研磨去除掉。填充在絕緣層5的配線用凹槽6中之配線導電構件9a會殘留下來而形成為配線10。配線10外側之種晶層7也會在化學機械研磨(CMP)下被去除掉，使得各配線10相互電性分離。特別將使得半導體晶片1b及1c相互電性連接之配線10稱為配線21a。以此方式，就可用金屬鑲嵌法(damascene method)形成銅配線10。其中，所謂的銅 配線係包含由視需要而在銅中加入其他元素而成的導電材料所形成之配線。
第3A圖係在配線導電構件9a及虛設導電構件9b都已形成的階段之仿SOC晶圓的示意平面圖。以金屬鑲嵌法形成之配線10中，用來使半導體晶片1b及1c相連接之配線21a係以典型的方式(以虛線加以)描繪。
其中，配線導電構件9a及虛設導電構件9b的輪廓分別與阻劑圖案RP2的配線形成用開口8a及虛設形成用開口8b的開口形狀一致。配線21a的輪廓與配線用凹槽6a的形狀一致。
配線形成用開口8a的開口係涵蓋半導體晶片1b及1c，且具有將以金屬鑲嵌法形成的配線區域的配線用凹槽包含在其中之形狀。虛設形成用開口8b的形狀的一個例子，係為第3A圖中所示之凹槽狀開口。虛設形成用開口8b係配置在配線形成用開口8a的外側，且以環狀的方式環繞配線形成用開口8a。虛設形成用開口8b係配置在半導體晶片1b及1c的外側。
單元區域Un(在本例中為半導體晶片1b及1c內側的區域以及半導體晶片1b與1c之間的區域)內的區域係保留來作為以金屬鑲嵌法形成之配線10的配置區域。因此，將虛設導電構件9b配置在單元區域Un外側的切割線劃設區域(scribe region)Sc(在本例中為半導體晶片1b及1c外側的區域)中，或將虛設導電構件9b配置在兩個相鄰的單元區域Un間的切割線劃設區域Sc中。
在此，將說明在以CMP將絕緣層5的上表面上的配線導電構件9a予以研磨去除掉來形成配線10的時候就已形成之虛設導電構件9b所能提供的優點。
首先，考慮一個並未形成虛設導電構件9b之比較例。一般而言，以CMP進行之研磨有容易使預計要研磨的部份的外周部的研磨程度超前之傾向。在此比較例中，配線導電構件9a的外周部會比較容易被研磨。因此，在配線導電構件9a的外周部側之配線10會比較容易被研磨，而容易造成碟形凹陷(dishing)。
在本實施形態中，在配線導電構件9a的外側形成比配線導電構件9a高之虛設導電構件9b。如此，就會使虛設導電構件9b的上部先受到研磨，使得配線導電構件9a的外周部較不易受到研磨。因此，可抑制使得配線10的上表面的高度變得不一致之碟形凹陷。
雖然較佳者為將虛設導電構件9b形成得比配線導電構件9a高，但在配置有虛設導電構件9b之情況，就算是虛設導電構件9b比配線導電構件9a低，也比並未配置虛設導電構件9b之情況更能預期會有可抑制配線導電構件9a的外周部受到過度研磨之效果。
在配線導電構件9a與虛設導電構件9b同時藉由電解鍍覆而形成之情況中，可考慮以下之點來作為來將虛設導電構件9b形成得比配線導電構件9a高之通則。在將露出於虛設形成用開口8b的底部之表面的面積做得比露出於配線形成用開口8a的底部之表面的面積還小時，可將在虛 設形成用開口8b中之鍍覆膜成長得比配線形成用開口8a中之鍍覆膜還厚，如此就可將虛設導電構件9b形成得比配線導電構件9a高。
然而，已發現當配線形成用開口8a太窄時，很難將虛設導電構件9b形成得比配線導電構件9a高。配線形成用開口8a的合適的尺寸將配合後述之第二實驗來加以說明。
如第3B圖所示，虛設導電構件9b可不為平面的封閉環狀。第3B圖顯示將複數個柱狀的虛設導電構件9b隨機地分佈在配線導電構件9a的周圍之例。其中，虛設導電構件9b的形狀並不限於柱狀(虛設形成用開口8b的孔的形狀並不限於圓柱形狀)。
如第3A圖所示，配線導電構件9a係針對仿SOC晶圓的各個單元區域Un而配置。亦即，用來形成配線導電構件9a之銅層係針對各個單元區域Un而相分離配置，並非覆蓋晶圓的整個表面。
當將銅層形成於仿SOC晶圓的樹脂基板1a的整個面上時，晶圓會因為樹脂基板的材料的熱膨脹係數及楊氏模數(Young’s modulus)都比銅層低而翹曲(warp)，因而造成由銅層所形成之配線斷裂(crack)等情形。銅的熱膨脹係數及楊氏模數分別為13 ppm/K以及130 Gpa。
在本實施形態中，配線導電構件9a係藉由使一個區域中以金屬鑲嵌法形成的配線依各區域相分離而形成，因此可抑制由於上述之翹曲而造成之問題。不過，因為各配線導電構件9a係分佈配置，所以會使得各配線導電構件9a 的外周部比較容易受到研磨。虛設導電構件9b可抑制配線導電構件9a的外周部比較容易受到研磨之問題。
接著，參照第2P圖來進一步說明製造程序。以旋塗法塗佈例如5μm厚之光敏式酚系樹脂(photosensitive phenol-based resin)來形成絕緣層11。
接著，參照第2Q圖。藉由曝光及顯影在絕緣層11中形成用來界定介層孔(via hole)12之圖案，然後在250℃之溫度下使絕緣層11固化(硬化)。此時，配線10會透過介層孔12而露出。
接著，參照第2R圖。在絕緣層11上形成種晶層13且使種晶層13覆蓋介層孔12的內面。種晶層13係以例如與種晶層2相似之方式形成。
接著，參照第2S圖。在種晶層13上塗佈阻劑來形成阻劑層。使阻劑層曝光然後以例如TMAH使之顯影來形成阻劑圖案RP3。此阻劑圖案RP3具有包含各個介層孔12之平面形狀的開口。
接著，參照第2T圖。以使用種晶層13作為電力供給層之電解鍍覆在阻劑圖案RP3的各個開口中沉積作為導電材料之銅。導電材料填滿介層孔12並進而沉積到絕緣層11的上表面上，而形成配線14。配線14與配線10電性連接。
接著，參照第2U圖。利用丙酮或類似物將阻劑圖案RP3去除掉。然後，以與將種晶層2去除掉之方式相似之方式將配線14外側的種晶層13去除掉。各配線14係電性 相分離。
接著，參照第2V圖。在絕緣層11上塗佈例如光敏式酚系樹脂以便覆蓋配線14。然後對於光敏式酚系樹脂進行曝光及顯影，接著使之在250℃之溫度下固化(硬化)，而形成具有介層孔15之絕緣層16。各介層孔15係形成在各配線14的上表面上。
接著，以與參照第2R至2U圖說明過之形成配線14的製程相似之方式在各介層孔15上形成配線17。
然後，以與形成絕緣層16的製程相似之方式形成絕緣層19，此絕緣層19在各配線17的上表面上開設有接觸窗(contact window)18。
以此方式，形成根據本實施形態之仿SOC晶圓。形成在重構晶圓1上之針銷3、配線10、配線14及配線17統稱為重配線層(rewiring layer)21。在本實施形態中，係採用半加成法(semi-additive method)來形成針銷3、配線14及配線17，採用金屬鑲嵌法來形成配線10。
如上所述，採用金屬鑲嵌法來形成配線10時，就會在包含有將留下的配線10之配線導電構件9a周圍形成有虛設導電構件9b的狀態下進行研磨/去除製程。因此，可抑制在研磨/去除製程後留下的配線10的上表面的高度之變動。
接下來，將說明第一實驗，此第一實驗係針對由虛設導電構件所提供的碟形凹陷(dishing)抑制效果等進行研究者。
首先，參照第4A至4C圖來說明在第一實驗中形成的模型樣本的示意結構。第4A及4B圖係模型樣本的示意平面圖，第4C圖係沿著第4A圖之平面圖中的線C-C所見之示意剖面圖。
在樹脂基板31上形成多個導電構件38。樹脂基板31具有直徑為約150 mm(6 inches)之圓形形狀，且係由含有填料(filler)之環氧樹脂所製成。其中並未埋入有半導體晶片之樹脂基板31相當於仿SOC晶圓的重構晶圓。
如第4A圖所示，在基板的表面上並排配置有13個單元區域Un。此單元區域Un相當於仿SOC晶圓的單元區域。各個單元區域Un都具有10 mm見方之方形形狀。
如第4B圖所示，各個單元區域Un中的多個導電構件38係配置成矩陣狀。導電構件38係相當於例如仿SOC晶圓的單元區域中用來使鄰接的半導體晶片相連接之配線，且係以金屬鑲嵌法形成。各個導電構件38都具有直徑為100μm之圓柱形狀，且一個單元區域Un中配置有約2500個導電構件38。
為了簡化圖示，第4A圖中係將所有導電構件38顯示成一個整體，並未畫出一個個導電構件38。第4B圖中顯示一個單元區域Un中配置有81(9行×9列)個導電構件38之情況。第4C圖中，顯示一個單元區域Un中有9行導電構件38之情況。
接著，參照第5A至5F圖來說明第一實驗之模型樣本的製造方法。第5A至5F圖係沿著第4A圖中的線C-C所見 之剖面圖，其中顯示該模型樣本的製造方法的主要製程以及顯示一個單元區域Un的附近。
首先，參照第5A圖。在樹脂基板31上塗佈酚系樹脂到5μm之厚度然後使之在250℃之溫度下固化(硬化)而形成絕緣層32。然後，在絕緣層32上塗佈光敏性酚系樹脂到5μm之厚度，再對塗佈的樹脂進行曝光及顯影來形成用來界定出凹入部33之圖案，然後使之在250℃之溫度下固化(硬化)而形成絕緣層34。
然後，在絕緣層34上形成種晶層35且使種晶層35覆蓋凹入部33的內面。種晶層35係以：先以濺鍍法在絕緣層34上沉積具有20 nm的厚度之鈦層，再以濺鍍法在鈦層上沉積具有100 nm的厚度之銅層之方式形成。
接著，參照第5B圖。在種晶層35上塗佈阻劑到5μm之厚度(與在絕緣層34的上表面上的厚度相同)來形成阻劑層RL31。
接著，參照第5C圖。使阻劑層RL31曝光以及顯影來形成阻劑圖案RP31。此阻劑圖案RP31具有導電構件形成用開口36a以及虛設構件形成用開口36b。導電構件形成用開口36a具有將單元區域Un中所有的凹入部33都包含在其中之形狀以及具有10 mm之寬度。
虛設構件形成用開口36b係配置在導電構件形成用開口36a的外側。虛設構件形成用開口36b可為在阻劑圖案RP31中界定出多個凹槽狀凹入部以用來形成多個分別具有直線形狀之虛設導電構件37b者，如第6A圖所示。虛設 構件形成用開口36b亦可為在阻劑圖案RP31中界定出多個孔狀凹入部以用來形成多個圓柱狀虛設導電構件37b者，如第6B圖所示。
接著，參照第5D圖。以使用種晶層35作為電力供給層之電解鍍覆而藉由沉積銅以在導電構件形成用開口36a以及虛設構件形成用開口36b中分別形成導電構件37a和虛設導電構件37b。在絕緣層34的上表面上之導電構件37a的鍍覆高度係為3μm。
接著，參照第5E圖。利用丙酮或類似物將阻劑圖案RP31去除掉。然後，在150℃之溫度下進行兩分鐘之退火。
接著，參照第5F圖。以化學機械研磨(CMP)將絕緣層34的上表面上之導電構件37a及虛設導電構件37b予以研磨去除掉。在凹入部33中之導電構件37a會殘留下來而形成為導電構件38。
在本第一實驗中，係藉由改變虛設導電構件37b的形狀來評估碟形凹陷抑制效果等之效果。
第6A及6B圖分別為顯示第一實驗中的虛設導電構件37b的形狀之示意平面圖。第6A及6B圖係顯示導電構件37a及虛設導電構件37b形成後的狀態。其中，導電構件37a及虛設導電構件37b的輪廓分別與阻劑圖案RP31的導電構件形成用開口36a及虛設導電構件形成用開口36b的開口形狀一致。
第6A圖顯示直線狀的虛設導電構件37b。在各個單元區域Un中，四個直線狀的虛設導電構件37b配置成環狀而 環繞導電構件37a。
第6B圖顯示圓柱狀的虛設導電構件37b。複數個虛設導電構件37b係分佈成圍繞各個單元區域Un的導電構件37a。如第6B圖所示情況之圍繞導電構件37a而分佈配置的複數個虛設導電構件37b也統稱為虛設導電構件37b。
製造出四種樣本，其中，第一樣本中形成具有20μm的寬度之直線狀的虛設導電構件37b，第二樣本中形成具有5μm的寬度之直線狀的虛設導電構件37b，第三樣本中形成具有70μm的直徑之圓柱狀的虛設導電構件37b，第四樣本中形成具有5μm的直徑之圓柱狀的虛設導電構件37b。另外，在四種樣本之外，製造出兩種比較樣本。
第6C及6D圖分別為顯示比較樣本之示意平面圖。第6C圖顯示第一比較樣本。第一比較樣本係在形成導電構件37a之電鍍製程中並未使用遮罩圖案而將銅層37a形成在基板的整個面上之樣本。第6D圖顯示第二比較樣本。在第二比較樣本中，並未形成虛設導電構件37b，只形成多個對應於各個單元區域Un而相分離的導電構件37a。
第7A圖係概括顯示第一至第四樣本的鍍覆高度、以及第一及第二比較樣本的鍍覆高度之圖表。在各個樣本中，導電構件37a的鍍覆高度(以金屬鑲嵌法形成之配線形成區域的鍍覆高度)係畫在左邊，虛設導電構件37b的鍍覆高度(切割線劃設區域(scribe region)的鍍覆高度)係畫在右邊。
在各個樣本中，導電構件37a的鍍覆高度係設定為等 於3.0μm。在第一比較樣本(在整個面上形成銅層之樣本)中，可將銅層的3.0μm之厚度視作為虛設導電構件37b的鍍覆高度。在第二比較樣本(沒有虛設導電構件之樣本)中，虛設導電構件37b的鍍覆高度係為0.0μm。
在第一樣本(具有直線形狀且寬度為20μm的虛設導電構件37b之樣本)中，虛設導電構件37b的鍍覆高度係為3.5μm。在第二樣本(具有直線形狀且寬度為5μm的虛設導電構件37b之樣本)中，虛設導電構件37b的鍍覆高度係為2.2μm。在第三樣本(具有圓柱形狀且直徑為70μm的虛設導電構件37b之樣本)中，虛設導電構件37b的鍍覆高度係為3.6μm。在第四樣本(具有圓柱形狀且直徑為5μm的虛設導電構件37b之樣本)中，虛設導電構件37b的鍍覆高度係為1.7μm。
在第一樣本(具有直線形狀且寬度為20μm的虛設導電構件37b之樣本)及第三樣本(具有圓柱形狀且直徑為70μm的虛設導電構件37b之樣本)中，虛設導電構件37b係形成得比導電構件37a高。在第二樣本(具有直線形狀且寬度為5μm的虛設導電構件37b之樣本)及第四樣本(具有圓柱形狀且直徑為5μm的虛設導電構件37b之樣本)中，虛設導電構件37b係形成得比導電構件37a低。
第7B圖係概括顯示對第一至第四樣本、及第一及第二比較樣本進行過CMP後造成的導電構件38的碟形凹陷量之圖表。其中量測的是位在單元區域的最外周的導電構件38的碟形凹陷量。
在第一比較樣本(在整個面上形成銅層之樣本)中，碟形凹陷量為180 nm，在第二比較樣本(沒有虛設導電構件之樣本)中，碟形凹陷量為360 nm。在第一樣本(具有直線形狀且寬度為20μm的虛設導電構件37b之樣本)中，碟形凹陷量為150 nm。在第二樣本(具有直線形狀且寬度為5μm的虛設導電構件37b之樣本)中，碟形凹陷量為300 nm。在第三樣本(具有圓柱形狀且直徑為70μm的虛設導電構件37b之樣本)中，碟形凹陷量為160nm。在第四樣本(具有圓柱形狀且直徑為5μm的虛設導電構件37b之樣本)中，碟形凹陷量為310 nm。
從圖表中可看出：與第二比較樣本(沒有虛設導電構件之樣本)相比較，有形成虛設導電構件37b之第一至第四樣本中的碟形凹陷得到抑制。在第一比較樣本(在整個面上形成銅層之樣本)中，基板如上述容易翹曲，但因為在樣本的整個面上形成銅層所以不易產生碟形凹陷。另外可看出：在虛設導電構件37b形成得比導電構件37a高之第一及第三樣本中，碟形凹陷係抑制在與第一比較樣本相同的程度。
第8圖係概括顯示第一及第二比較樣本的基板的翹曲量之圖表。在第一比較樣本(在整個面上形成銅層之樣本)中，翹曲會發生在銅層的表面側，使得基板的中央部相對於基板的邊緣部而凹入。該翹曲係從基板的中央部與基板的邊緣部間的高度差來推估。
第一比較樣本(在整個面上形成銅層之樣本)的翹曲在鍍銅時係為0.3 mm，在鍍上銅且經過退火後則增大到0.6 mm。第二比較樣本(沒有虛設導電構件之樣本)的翹曲在鍍銅時係為0.01 mm，在退火後亦為0.01 mm。在第二比較樣本中，翹曲係藉由在基板上形成相分離的銅層(導電構件37a)而得到抑制。同樣的，在第一至第四樣本中，翹曲亦可藉由使銅層(導電構件37a)相分離而得到抑制。
接著，將說明為了研究在用來形成虛設導電構件之遮罩圖案中設置的虛設構件形成用開口的合適的尺寸而進行之第二實驗。在此第二實驗中，藉由在阻劑層中形成具有不同尺寸的開口以及藉由電解鍍覆在開口中沉積銅層來研究開口的尺寸與鍍覆高度之間的關係。
形成對應於如第6A圖所示的直線狀虛設導電構件之凹槽狀開口，以及對應於如第6B圖所示的圓柱狀虛設導電構件之孔狀開口。使凹槽狀開口的寬度分別變為100μm、70μm、50μm、30μm、15μm、8μm、5μm、及2μm。使孔狀開口的直徑分別變為100μm、70μm、50μm、40μm、30μm、20μm、10μm、及5μm。
第9A圖係顯示凹槽狀開口的寬度與鍍覆高度間的關係之圖表。關於凹槽狀開口，從圖表可看出：當寬度低於15μm時，鍍覆高度會降低。因此可說：要形成直線狀的虛設導電構件時，最好將凹槽狀開口的寬度設定在15μm以上，以抑制鍍覆高度之降低。
第9B圖係顯示孔狀開口的直徑與鍍覆高度間的關係之圖表。關於孔狀開口，從圖表可看出：當直徑低於40μm時，鍍覆高度會降低。因此可說：要形成圓柱狀的虛設導 電構件時，最好將孔狀開口的直徑設定在40μm以上，以抑制鍍覆高度之降低。
上述的開口的最佳尺寸只是針對銅的情況而得出者，並不限於此，可用大致相同的方式針對其他的以電解鍍覆形成之導電材料來得出開口的最佳尺寸。
接著，說明由於形成配線之製程的不同所造成之配線特性的不同。如上所述，當仿SOC晶圓的重配線係由金屬鑲嵌法形成時、以及當鍍覆層係形成在樹脂基板的整個表面上時，會由於晶圓的翹曲而導致配線之斷裂。另一方面，當鍍覆層係相分離地形成在樹脂基板上時，就會抑制翹曲之發生，而改善配線的品質。
第10A圖顯示由掃描離子顯微鏡(SIM)所攝得且其中顯示的是以在基板的整個表面上形成銅層且將不需要的銅層予以研磨去除掉之方式形成的配線的斷面之電子顯微鏡像片(electron microscope photograph)。
第10B圖顯示由掃描離子顯微鏡(SIM)所攝得且其中顯示的是以在基板上形成相分離的銅層且將不需要的銅層予以研磨去除掉之方式形成的配線的斷面之電子顯微鏡像片。
第10A及10B圖所示的樣本，都是先鍍覆形成銅層，然後進行退火使銅晶粒成長者。晶粒係從下部往配線的上部成長。
在銅層係形成在基板的整個表面上之第10A圖的樣本中，觀察到晶粒的成長在中間厚度處停止之圖案(pattern)， 使得圖案分為有晶粒成長之下層及沒有晶粒成長之上層。在第10A圖的樣本中，銅層之退火係在基板因翹曲而受應力之狀態下進行。此可想成是造成晶粒難以成長的原因。
另一方面，在銅層係在基板上相分離而形成之第10B圖的樣本中，觀察到晶粒從銅層的下表面一直成長到上表面。此可想成是由於相分離形成之銅層抑制了晶圓之翹曲，使應力降低而與第10A圖所示的樣本相比，晶粒較容易成長的緣故。舉例來說，在上述的實施形態的銅配線10中，也可想成會如在第10B圖所示的樣本中一樣，晶粒會在配線的整個厚度成長。
以上，參考實施形態而進行了本發明之說明，惟本發明並不限於該實施形態。舉例來說，未脫離本發明的精神及範圍之本發明的各種改變、修飾、組合等，對於熟習本領域技術的人士而言都屬顯而易知者。
以上所述的所有實例及條件都是為了想要幫助讀者瞭解本發明及本發明的發明人在現有技術之外提出的概念之教育目的而列舉者，不應將之解釋成本發明只限於這些特定的實例及條件，說明書中之此等實例的組成也與顯示本發明之優劣無關。本發明之實施形態已詳細說明如上，惟應瞭解的是除了所述者之外，還可在未脫離本發明的精神及範圍的情況下做各種改變、取代及替換。
1‧‧‧重構晶圓
1a‧‧‧樹脂基板
1b、1c‧‧‧半導體晶片
2、7、13、35‧‧‧種晶層
3‧‧‧針銷
4、5、11、16、19、32、34‧‧‧絕緣層
6、6a‧‧‧配線用凹槽
8a‧‧‧配線形成用開口
8b‧‧‧虛設形成用開口
9a‧‧‧配線導電構件
9b‧‧‧虛設導電構件
10、14、17、21a‧‧‧配線
12、15‧‧‧介層孔
18‧‧‧接觸窗
21‧‧‧重配線層
31‧‧‧樹脂基板
33‧‧‧凹入部
36a‧‧‧導電構件形成用開口
36b‧‧‧虛設構件形成用開口
37a、38‧‧‧導電構件
37b‧‧‧虛設導電構件
RL1、RL2、RL31‧‧‧阻劑層
RP1、RP2、RP3、RP31‧‧‧阻劑圖案
Sc‧‧‧切割線劃設區域
Un‧‧‧單元區域
第1A圖係根據本發明一實施形態之仿SOC晶圓的示意平面圖。
第1B圖及第1C圖係根據該實施形態之仿SOC晶圓的示意剖面圖。
第2A圖至第2D圖係用來說明根據該實施形態之仿SOC晶圓的製造方法的主要製程之示意剖面圖。
第2E圖至第2H圖係用來說明根據該實施形態之仿SOC晶圓的製造方法的主要製程之示意剖面圖。
第2I圖至第2L圖係用來說明根據該實施形態之仿SOC晶圓的製造方法的主要製程之示意剖面圖。
第2M圖至第2P圖係用來說明根據該實施形態之仿SOC晶圓的製造方法的主要製程之示意剖面圖。
第2Q圖至第2S圖係用來說明根據該實施形態之仿SOC晶圓的製造方法的主要製程之示意剖面圖。
第2T圖至第2V圖係用來說明根據該實施形態之仿SOC晶圓的製造方法的主要製程之示意剖面圖。
第3A圖及第3B圖係根據該實施形態之仿SOC晶圓的示意平面圖，其中形成有配線導電構件及虛設導電構件。
第4A圖及第4B圖係第一實驗中的樣本的示意平面圖。
第4C圖係第一實驗中的樣本的示意剖面圖。
第5A圖至第5C圖係用來說明該第一實驗中的樣本的製造方法的主要製程之示意剖面圖。
第5D圖至第5F圖係用來說明該第一實驗中的樣本的製造方法的主要製程之示意剖面圖。
第6A圖及第6B圖係該第一實驗中的樣本的示意平面圖。
第6C圖及第6D圖係該第一實驗中的比較樣本的示意 平面圖。
第7A圖係概括顯示該第一實驗中的樣本及比較樣本的鍍覆高度之圖表。
第7B圖係概括顯示該第一實驗中的導電構件的碟形凹陷量之圖表。
第8圖係概括顯示該第一實驗中的比較樣本的基板翹曲之圖表。
第9A圖係顯示第二實驗中的凹槽狀開口的寬度與鍍覆高度間的關係之圖表，第9B圖係顯示第二實驗中的孔狀開口的直徑與鍍覆高度間的關係之圖表。
第10A圖係顯示由形成在基板的整個面上之銅層所形成之配線的斷面之SIM圖像，第10B圖係顯示由形成在基板上之相分離的銅層所形成之配線的斷面之SIM圖像。
1b、1c‧‧‧半導體晶片
6a‧‧‧配線用凹槽
8a‧‧‧配線形成用開口
8b‧‧‧虛設形成用開口
9a‧‧‧配線導電構件
9b‧‧‧虛設導電構件
10、21a‧‧‧配線
Sc‧‧‧切割線劃設區域
Un‧‧‧單元區域

Claims (14)

  1. 一種半導體裝置之製造方法，包括：在基板上形成絕緣層；在該絕緣層形成凹入部；在該絕緣層上形成具有使該凹入部露出的第一開口以及配置在該第一開口的外側且並不使該凹入部露出的第二開口之遮罩圖案；分別在該第一開口及該第二開口中沉積導電材料而形成第一導電構件及第二導電構件；以及將在該絕緣層的上側之該第一導電構件及該第二導電構件予以研磨去除掉而留下該凹入部內的該第一導電構件；其中，留在該凹入部內的該第一導電構件係為銅配線，該銅配線之晶粒係在該第一導電構件的整個厚度成長。
  2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，該基板中埋入有在該基板的面內方向並排配置之複數個單元，各單元係聚集複數個半導體晶片成一個集合而形成者，該凹入部係使與該複數個單元的第一單元中包含的半導體晶片中的一個半導體晶片電性連接之導電構件露出，以及，將在該絕緣層的上側之該第一導電構件及該 第二導電構件予以研磨去除掉後，留在該凹入部內的該第一導電構件係與該第一單元中包含的半導體晶片中的該一個半導體晶片電性連接。
  3. 如申請專利範圍第2項所述之半導體裝置之製造方法，其中，該第二開口係配置在形成該第一單元之該等半導體晶片的外側。
  4. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，該第二導電構件的上表面係形成得比該第一導電構件的上表面高。
  5. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，該第一導電構件及該第二導電構件係藉由電解鍍覆而同時形成。
  6. 如申請專利範圍第5項所述之半導體裝置之製造方法，其中，該第二開口係界定出凹槽狀的凹入部且具有15μm以上的寬度。
  7. 如申請專利範圍第5項所述之半導體裝置之製造方法，其中，該第二開口係界定出孔狀的凹入部且具有40μm以上的直徑。
  8. 如申請專利範圍第1項所述之半導體裝置之製造方法， 其中，該第二開口係界定出凹槽狀的凹入部且配置成環繞該第一開口之環狀。
  9. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，該第二開口係界定出孔狀的凹入部且複數個第二開口分佈配置成散佈在該第一開口周圍。
  10. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，該基板中埋入有在該基板的面內方向並排配置之複數個單元，各單元中聚集複數個半導體晶片成一個集合，且該第二開口係配置在相鄰單元間的切割線劃設區域。
  11. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中，形成該基板之材料的熱膨脹係數及楊氏模數都比該導電材料的熱膨脹係數及楊氏模數低。
  12. 如申請專利範圍第1項所述之半導體裝置之製造方法，復包括使該第一導電構件退火之製程。
  13. 一種半導體裝置，包括：基板，其係組構成包含複數個埋入該基板中的半導體晶片；絕緣層，其係組構成形成在該基板上方；以及銅配線，其係組構成形成於該絕緣層中且與該複數個半導體晶片中的至少一個半導體晶片電性連接，此銅 配線之晶粒係在該銅配線的整個厚度成長。
  14. 如申請專利範圍第13項所述之半導體裝置，其中，該基板及該絕緣層係由樹脂形成。
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