JP2014192170A - 半導体装置の製造方法および半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 234
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000011347 resin Substances 0.000 claims abstract description 262
- 229920005989 resin Polymers 0.000 claims abstract description 262
- 238000000034 method Methods 0.000 claims abstract description 39
- 238000010438 heat treatment Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 87
- 229920001187 thermosetting polymer Polymers 0.000 claims description 19
- 239000011248 coating agent Substances 0.000 abstract description 7
- 238000000576 coating method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 10
- 239000000945 filler Substances 0.000 description 9
- 230000008602 contraction Effects 0.000 description 7
- 239000003822 epoxy resin Substances 0.000 description 5
- 229920000647 polyepoxide Polymers 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000002313 adhesive film Substances 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 239000003522 acrylic cement Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920002577 polybenzoxazole Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000098 polyolefin Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000011856 silicon-based particle Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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Abstract
【課題】疑似ＳＯＣチップの形成を容易にする製造方法を提供する。
【解決手段】表面に集積回路を有する複数の半導体チップを平面上に配置した状態で複数の半導体チップそれぞれの裏面および側面を硬化状態における熱膨張係数が半導体チップより大きい第１樹脂で覆う第１工程と、硬化状態における熱膨張係数が半導体チップより大きく第１樹脂より小さい第２樹脂で第１樹脂の間を満たすとともに第１樹脂の上面を覆う第２工程と、第２工程の後に第１樹脂および第２樹脂を加熱して少なくても第２樹脂を熱硬化させる第３工程と、熱硬化された第２樹脂の半導体チップ側に集積回路を接続する再配線を形成する第４工程とを有すること。
【選択図】図２
【解決手段】表面に集積回路を有する複数の半導体チップを平面上に配置した状態で複数の半導体チップそれぞれの裏面および側面を硬化状態における熱膨張係数が半導体チップより大きい第１樹脂で覆う第１工程と、硬化状態における熱膨張係数が半導体チップより大きく第１樹脂より小さい第２樹脂で第１樹脂の間を満たすとともに第１樹脂の上面を覆う第２工程と、第２工程の後に第１樹脂および第２樹脂を加熱して少なくても第２樹脂を熱硬化させる第３工程と、熱硬化された第２樹脂の半導体チップ側に集積回路を接続する再配線を形成する第４工程とを有すること。
【選択図】図２
Description
本発明は、半導体装置の製造方法および半導体装置に関する。
複数の半導体チップの裏面を熱硬化性樹脂で覆った疑似ウエハを形成し、この疑似ウエハをダイシングしてチップ状の電子部品を形成する技術が提案されている。
疑似ウエハ上にその半導体チップを互いに接続する再配線を形成することで、疑似的なＳＯＣ（System on Chip）を形成することができる。このようなＳＯＣを以下、疑似ＳＯＣチップと呼ぶ。
熱硬化性樹脂の熱膨張係数は、半導体チップの熱膨張係数より大きい。このため半導体チップの裏面を覆う熱硬化性樹脂を加熱して硬化させその後室温に冷やすと、半導体チップが隆起して疑似ウエハの表面に凹凸が生じる。
このような疑似ウエハ上にレジスト膜を形成し露光装置により配線パターンを投影すると、焦点ずれが生じる。このため、疑似ＳＯＣウエハ上に再配線を形成すると配線幅が設計値からずれたり断線したりする。
このため、疑似ＳＯＣチップの形成は容易でない。
上記の問題を解決するために、本製造方法の一観点によれば、表面に集積回路を有する複数の半導体チップを平面上に配置した状態で前記複数の半導体チップそれぞれの裏面および側面を硬化状態における熱膨張係数が前記半導体チップより大きい第１樹脂で覆う第１工程と、硬化状態における熱膨張係数が前記半導体チップより大きく前記第１樹脂より小さい第２樹脂で前記第１樹脂の間を満たすとともに前記第１樹脂の上面を覆う第２工程と、前記第２工程の後に前記第１樹脂および前記第２樹脂を加熱して少なくても前記第２樹脂を熱硬化させる第３工程と、熱硬化された前記第２樹脂の前記半導体チップ側に前記集積回路を接続する再配線を形成する第４工程とを有する半導体装置の製造方法が提供される。
開示の方法によれば、疑似ＳＯＣチップの形成が容易になる。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
（１）疑似ＳＯＣチップ
図１は、実施の形態１の疑似ＳＯＣチップ（半導体装置）２の断面図である。
図１は、実施の形態１の疑似ＳＯＣチップ（半導体装置）２の断面図である。
図１に示すように、疑似ＳＯＣチップ２は、表面に集積回路を有する複数の半導体チップ４を有している。
疑似ＳＯＣチップ２はさらに、半導体チップ４それぞれの側面および裏面を覆い、熱膨張係数が半導体チップ４より大きい第１樹脂６ａを有している。
疑似ＳＯＣチップ２はさらに、第１樹脂６ａの半導体チップ４とは反対側の面を覆うとともに第１樹脂６ａの間を満たし、熱膨張係数が半導体チップ４より大きく第１樹脂６ａより小さい第２樹脂６ｂを有している。
第１樹脂６ａは例えば、フィラーを含まない熱硬化性樹脂である。第２樹脂６ｂは例えば、フィラーを含む熱硬化性樹脂（フィラーと熱硬化性樹脂の混合物）である。第１樹脂６ａおよび第２樹脂６ｂは、加熱処理により熱硬化されている。
疑似ＳＯＣチップ２はさらに、第２樹脂層６ｂの半導体チップ４側に配置された再配線層８を有している。再配線層８は、絶縁層１０を有している。再配線層８はさらに、半導体チップ４の集積回路を互いに接続する再配線１２（配線）を有している。
再配線１２は、半導体チップ４の集積回路に接続された第１コンタクト部１８ａと、第１コンタクト部１８ａに積層された配線部２０とを有している。
再配線層８はさらに、半導体チップ４の集積回路に接続された外部端子１４を有している。外部端子１４は、半導体チップ４の集積回路に接続された第２コンタクト部１８ｂと、第２コンタクト部１８ｂに積層されたパッド部２２とを有している。
疑似ＳＯＣチップ２はさらに、外部端子１４に接続された半田ボール１６を有している。
（２）製造方法
図２は、疑似ＳＯＣチップ２の製造方法を示すフローチャートである。図３〜６は、疑似ＳＯＣチップの製造方法の工程断面図である。
図２は、疑似ＳＯＣチップ２の製造方法を示すフローチャートである。図３〜６は、疑似ＳＯＣチップの製造方法の工程断面図である。
（i）半導体チップの配置（Ｓ２）
図７は、半導体チップ４の配置方法を説明する平面図である。図３〜６は、図７のIIIA-IIIA線に沿った工程断面図である。図７のIIIA-IIIA線上には半導体チップ４が６つ配置されている。しかし図３〜６には、図面が複雑にならないように半導体チップ４を４つだけ示した。
図７は、半導体チップ４の配置方法を説明する平面図である。図３〜６は、図７のIIIA-IIIA線に沿った工程断面図である。図７のIIIA-IIIA線上には半導体チップ４が６つ配置されている。しかし図３〜６には、図面が複雑にならないように半導体チップ４を４つだけ示した。
まず図３（ａ）および図７に示すように、表面に集積回路を有する複数の半導体チップ４を平面上に配置する。
具体的には例えば、図３（ａ）示すように、複数の半導体チップ４をその表面を下にして支持基板２６上に配置する。半導体チップ４は例えば、グループ（以下、半導体チップ群と呼ぶ）２８ごとに一定の間隔Ｇで配置される。支持基板２６は例えば、石英基板である。
半導体チップ群２８内のチップ間隔ｇは、例えば５０μｍ〜１ｍｍである。半導体チップ群２８の間隔Ｇは、例えば半導体チップ４の間隔ｇより広い（例えば、半導体チップ間隔ｇの２倍〜１０倍程度）。
支持基板２６の表面には例えば、紫外線が照射されると粘着力が低下するアクリル系の接着フィルム３０が貼り付けられている。半導体チップ４は、接着フィルム３０により支持基板２６に固定される。
図８は、半導体チップ４の断面図の一例である。半導体チップ４は、半導体基板（例えば、Ｓｉ基板）３２と、半導体基板３２の表面に形成された集積回路３４とを有している。集積回路３４は、半導体基板３２の表面に形成された半導体素子（図示せず）と、多層配線３６と、多層配線３６の表面に形成された第１パッド３８ａと第２パッド３８ｂとを有している。
同一グループ２８内の半導体チップ４の構造は、それぞれ異なっている。例えば、半導体チップ４の一方の集積回路はＣＰＵ（Central Processing Unit）であり、他方の集積回路はメモリである。半導体チップ４は、プローブ検査等により選別された良品チップである。
（ii）第１樹脂による被覆（Ｓ４）
次に図３（ｂ）〜図３（ｃ）に示すように、複数の半導体チップ４を平面上に配置した状態で、複数の半導体チップ４それぞれの裏面および側面を硬化状態における熱膨張係数が半導体チップ４より大きい液状またはペースト状の第１樹脂６ａで覆う。
次に図３（ｂ）〜図３（ｃ）に示すように、複数の半導体チップ４を平面上に配置した状態で、複数の半導体チップ４それぞれの裏面および側面を硬化状態における熱膨張係数が半導体チップ４より大きい液状またはペースト状の第１樹脂６ａで覆う。
半導体チップ４の熱膨張係数は、半導体基板３２の熱膨張係数に実質的に等しい。したがって「半導体チップ４の熱膨張係数」は、「半導体基板３２の熱膨張係数」と言い換えられる。第１樹脂６ａは、例えばフィラーを含まない熱硬化性樹脂（例えば、エポキシ樹脂）である。
具体的には例えば、まず図３（ｂ）に示すように、半導体チップ４に対応する開口部４０を有するメタルマスク４２を支持基板２６の上に配置する。
開口部４０の幅は、半導体チップ４の側面に形成する第１樹脂６ａの厚さ分半導体チップ４より広くなっている。メタルマスク４２の厚さは、半導体チップ４の裏面に形成する第１樹脂６ａの厚さ分半導体チップ４より厚くなっている。
この状態でペースト状または液状の第１樹脂６ａを、半導体チップ４の裏面側に射出する。第１樹脂６ａは例えば、フィラーを含まない熱硬化樹脂（例えば、エポキシ樹脂）である。
図３（ｃ）に示すように、射出された第１樹脂６ａをスキージブレード４４（図３（ｂ）参照）で引き伸ばして、開口部４０内に充填する。この時、第１樹脂６ａの高さはメタルマスク４２の厚さに略一致する。
（iii）第１樹脂の乾燥（Ｓ６）
この状態で、第１樹脂６ａを例えば７０〜１００℃（好ましくは、８０℃）に加熱して、第１樹脂６ａの溶剤を気化させる。これにより、第１樹脂６ａは半硬化状態（ハーフキュアー状態）になる。半硬化状態とは、熱硬化の中間状態（Ｂステージ）のことである。
この状態で、第１樹脂６ａを例えば７０〜１００℃（好ましくは、８０℃）に加熱して、第１樹脂６ａの溶剤を気化させる。これにより、第１樹脂６ａは半硬化状態（ハーフキュアー状態）になる。半硬化状態とは、熱硬化の中間状態（Ｂステージ）のことである。
その後、図４（ａ）に示すように、メタルマスク４２を取り除く。
（iv）第２樹脂による被覆（Ｓ８）
次に図４（ｂ）〜４（ｃ）に示すように、硬化状態における熱膨張係数が半導体チップ４より大きく第１樹脂６ａより小さい液状またはペースト状の第２樹脂６ｂで、半硬化させた第１樹脂６ａの間を満たすとともに第１樹脂６ａの上面を覆う。
次に図４（ｂ）〜４（ｃ）に示すように、硬化状態における熱膨張係数が半導体チップ４より大きく第１樹脂６ａより小さい液状またはペースト状の第２樹脂６ｂで、半硬化させた第１樹脂６ａの間を満たすとともに第１樹脂６ａの上面を覆う。
具体的には例えば、図４（ｂ）に示すようにまず、ペースト状または液状の第２樹脂６ｂを、支持基板２６の上に射出する。第２樹脂６ｂは例えば、フィラー（例えば、Ｓｉ粒子）を含む熱硬化性樹脂（例えば、エポキシ樹脂）である。フィラーの含有率は例えば、８０〜９０重量％である。
次に図４（ｃ）に示すように、射出した第２樹脂６ｂを蓋形の金型４６で押圧して、第１樹脂６ａの間を満たすとともに第１樹脂６ａの上面を覆うように、第２樹脂６ｂを整形する。
（v）加熱（Ｓ１０）
次に第１樹脂６ａおよび第２樹脂６ｂを加熱して、第１樹脂６ａおよび第２樹脂６ｂを熱硬化させる。
次に第１樹脂６ａおよび第２樹脂６ｂを加熱して、第１樹脂６ａおよび第２樹脂６ｂを熱硬化させる。
具体的には例えば、図４（ｃ）に示すように第２樹脂６ｂを金型４６で押圧した状態で、第１樹脂６ａおよび第２樹脂６ｂを例えば１００〜１４０℃（好ましくは、１２０℃）に加熱する。第１樹脂６ａおよび第２樹脂６ｂに加える圧力は、例えば８０〜１２０ｋＮ／ｃｍ２（好ましくは、９８ｋＮ／ｃｍ２）である。
これにより、第１樹脂６ａおよび第２樹脂６ｂが硬化状態（フルキュアー状態）になり、疑似ＳＯＣウエハ５０（以下、モールド基板と呼ぶ）が形成される。
その後、モールド基板５０を室温（例えば、２５℃）まで冷却する。
次に、支持基板２６の裏面から紫外線４８を接着フィルム３０に照射して、その粘着力を弱くする。そして図５（ｂ）に示すように、モールド基板５０を支持基板２６から剥離する。
熱硬化後のモールド基板５０を室温に冷やすと、第２樹脂６ｂと半導体チップ４はそれぞれの熱膨張係数にしたがって収縮する。その結果、半導体チップ４の収縮量と第２樹脂６ｂの収縮量にミスマッチが生じる。
しかし第２樹脂６ｂより大きい熱膨張係数を有する第１樹脂６ａにより、半導体チップ４の収縮量と第２樹脂６ｂの収縮量のミスマッチが緩和される（「（４）第１樹脂の厚さ」参照）。このため、モールド基板５０の表面は平坦に保たれる。
図５（ｂ）には、モールド基板５０の構造が示されている。
モールド基板５０は図５（ｂ）に示すように、表面に集積回路を有する複数の半導体チップ４を有している。モールド基板５０はさらに、半導体チップ４それぞれの側面および裏面を覆い、熱膨張係数が半導体チップより大きい第１樹脂６ａを有している。モールド基板５０はさらに、第１樹脂６ａの半導体チップ４とは反対側の面を覆うとともに第１樹脂６ａの間を満たし、熱膨張係数が半導体チップ４より大きく第１樹脂６ａより小さい第２樹脂６ｂを有する。第１樹脂６ａおよび第２樹脂６ｂは、熱硬化している。
半導体チップ４の厚さは例えば、１００〜８００μｍである。半導体チップ４の側面における第１樹脂層６ａの厚さは、例えば５０〜５００μｍである。半導体チップ４の裏面における第１樹脂層６ａの厚さは、例えば１０〜１００μｍである。
（vi）再配線（Ｓ１２）
次に、第２樹脂６ｂの半導体チップ４側に再配線層を形成する。再配線層には、半導体チップ４の集積回路を互いに接続する再配線が含まれる。
次に、第２樹脂６ｂの半導体チップ４側に再配線層を形成する。再配線層には、半導体チップ４の集積回路を互いに接続する再配線が含まれる。
具体的には例えば、図５（ｃ）に示すようにまず、モールド基板５０の半導体チップ４側に、第１絶縁膜５２ａを形成する。
この第１絶縁膜５２ａに例えばレーザ照射により、半導体チップ４の第１パッド３８ａ（図８参照）に達する接続孔を形成する。
次に、第１絶縁膜５２ａの表面および接続孔の内部に、例えば無電解メッキにより第１導電膜５４ａを形成する。
この第１導電膜５４ａをシード層として、図５（ｄ）に示すように、例えばＳＡＰ(Semi Additive Process)により再配線１２を形成する。この時第１導電膜５４ａはエッチングされ、再配線１２の第１コンタクト部１８ａ（図１参照）になる。配線部２０は、メッキにより形成される。
この再配線１２および第１絶縁膜５２ａの上に、図６（ａ）に示すように、第２絶縁膜５２ｂを形成する。
この第２絶縁膜５２ｂに例えばレーザ照射により、半導体チップ４の第２パッド３８ｂ（図８参照）に達する接続孔を形成する。
次に、第２絶縁膜５２ｂの表面および接続孔内に、例えば無電解メッキにより第２導電膜（図示せず）を形成する。
この第２導電膜をシード層として、例えばＳＡＰ(Semi Additive Process)により外部端子１４を形成する。この時第２導電膜はエッチングされ、外部端子１４の第２コンタクト部１８ｂ（図１参照）になる。パッド部２２は、メッキにより形成される。
外部端子１４および第２絶縁膜５２ｂの上に、図６（ｂ）に示すように、第３絶縁膜５２ｃを形成する。
第３絶縁膜５２ｃに例えばレーザ照射により外部端子１４に達する開口部を形成し、外部端子１４の頂部を露出させる。この頂部に、半田ボール１６を接続する。
以上により、再配線層８が形成される。
第１絶縁膜５２ａ〜第３絶縁膜５２ｃは、例えばエポキシ樹脂やフェノール樹脂である。第１絶縁膜５２ａ〜第３絶縁膜５２ｃは、疑似ＳＯＣチップ２の絶縁層１０（図１参照）になる。
ＳＡＰでは露光装置により、モールド基板５０に塗布したレジスト膜に配線パターンを転写し、この配線パターン内にメッキ層を形成する。上述したように、モールド基板５０の表面は平坦なので焦点ずれによる配線幅の設計値からのずれや断線は起こり難い。したがって、疑似ＳＯＣチップ２の形成は容易である。
（vii）チップ化（Ｓ１４）
図６（ｃ）に示すように、再配線層８が形成されたモールド基板５０を、再配線１２により互いに接続された半導体チップ４（半導体チップ群２８）を含む領域ごとに分割する。これにより、モールド基板５０が疑似ＳＯＣチップ２に分割される。
図６（ｃ）に示すように、再配線層８が形成されたモールド基板５０を、再配線１２により互いに接続された半導体チップ４（半導体チップ群２８）を含む領域ごとに分割する。これにより、モールド基板５０が疑似ＳＯＣチップ２に分割される。
疑似ＳＯＣチップ２は例えば、プリント基板やパケージ基板に実装される。
（３）樹脂を一層だけ有する疑似ＳＯＣチップ
図９は、樹脂を一層だけ有する疑似ＳＯＣチップの製造方法の工程断面図である。
図９は、樹脂を一層だけ有する疑似ＳＯＣチップの製造方法の工程断面図である。
まず図２に示す「半導体チップの配置」（Ｓ２）と同じ手順で、図９（ａ）に示すように、複数の半導体チップ４を支持基板２６上に配置する。
次に図２に示す「第２樹脂による被覆」（Ｓ８）と略同じ手順で、図９（ｂ）に示すように、ベアチップ状態の半導体チップ４の裏面側に第３樹脂６ｃを射出する。第３樹脂６ｃの組成は、第２樹脂６ｂと同じである。すなわち第３樹脂６ｃは例えば、フィラーを含む熱硬化性樹脂である。さらに図９（ｃ）に示すように、第３樹脂６ｃを蓋形の金型４６で押圧して、半導体チップ４の間を満たすとともに半導体チップ４の裏面を覆うように第３樹脂６ｃを整形する。
次に、図２に示す「加熱」（Ｓ１０）と略同じ手順で、第３樹脂６ｃを加熱してモールド基板を形成する。その後、図２に示す「再配線」（Ｓ１２）および「チップ化」（Ｓ１４）と略同じ手順により、疑似ＳＯＣチップを形成する。
図１０は、第３樹脂６ｃの加熱により形成されるモールド基板５６の断面図である。図１０（ａ）は、第３樹脂６ｃの加熱温度におけるモールド基板５６の断面図である。図１０（ｂ）は、室温におけるモールド基板５６の断面図である。
図１０（ａ）に示すように、加熱温度におけるモールド基板５６の表面は略平坦である。この状態のモールド基板５６には、内部応力は殆ど発生していない。しかしモールド基板５６を室温に冷やすと、硬化状態の第３樹脂６ｃと半導体４の熱膨張係数の違いによりモールド基板５６に内部応力が発生する。すると、図１０（ｂ）に示すように半導体チップ４が隆起し、内部応力は緩和する。
このようなモールド基板５６の上に再配線を形成すると、配線パターンの焦点がずれにより再配線の幅が設計値からずれたり再配線が断線したりする。
図１１は、樹脂を一層だけ有するモールド基板５６に発生する内部応力を説明する図である。図１１には、加熱温度から室温に冷える途中のモールド基板５６の断面が示されている。
モールド基板５６は、支持基板２６（図示せず）に半導体チップ４側が固定された状態で室温に冷やされる。この間、モールド基板５６の表面は略平坦である。
第３樹脂６ｃの熱膨張係数は、半導体チップ４の熱膨張係数より大きい。このためモールド基板５６が冷えると、図１１に示すように、半導体チップ４の側方におけるモールド基板の厚さｄが、半導体チップ部分の厚さＤより収縮する。このため半導体チップ４の裏面には、圧縮応力Ｓ１が加わる。
同様にモールド基板５６が冷えると、モールド基板５６の表面側（半導体チップ４を含む領域）Ｒ１よりモールド基板５６の裏面側Ｒ２が、モールド基板５６の表面に平行な方向に収縮する。このため半導体チップ４には第３樹脂６ｃから、モールド基板５６の表面に平行な圧縮応力が加わる。この反作用として、モールド基板５６の表面側Ｒ１で第３樹脂６ｃに圧縮応力Ｓ２,Ｓ３が加わる。
この圧縮応力Ｓ２,Ｓ３は均一ではなく、半導体チップ４が接近した樹脂領域６２に加わる圧縮応力Ｓ２はこの半導体チップ４の外側の樹脂領域に加わる圧縮応力Ｓ３より大きい。
モールド基板５６を支持基板２６から剥離すると、図１０（ｂ）に示すように半導体チップ４が隆起して、樹脂領域６２に加わる圧縮応力Ｓ２を緩和する。この半導体チップ４の隆起は、半導体チップ４の裏面に加わる圧縮応力Ｓ１により促進される。この時、半導体チップ４の外側の樹脂領域に加わる圧縮応力Ｓ３も緩和される。
一方、図２に示す方法で製造されるモールド基板５０では、半導体チップ４の収縮量と第２樹脂６ｂの収縮量のミスマッチが第１樹脂６ｃにより緩和されるので、半導体チップ４の隆起は抑制される（「（４）第１樹脂の厚さ」参照）。
例えば、樹脂を一層だけ有するモールド基板５６（図１０（ｂ）参照）における半導体チップ４の隆起６４は６μｍ以上である。一方、第１樹脂６ａを有するモールド基板５０（図５（ｂ）参照）における半導体チップ４の隆起量は１〜３μｍ程度である。
（４）第１樹脂の厚さ
―チップ側面における厚さ―
図１２は、図１０（ａ）のモールド基板５６における半導体チップ４近傍を拡大した断面図である。図１３は、半導体チップ４と第３樹脂６ｃの収縮量の関係を示す図である。
―チップ側面における厚さ―
図１２は、図１０（ａ）のモールド基板５６における半導体チップ４近傍を拡大した断面図である。図１３は、半導体チップ４と第３樹脂６ｃの収縮量の関係を示す図である。
上述したように第３樹脂６ｃの組成は、モールド基板５０（図５（ｂ）参照）の第２樹脂６ｂと同じである。したがって第３樹脂６ｃの熱膨張係数は、第２樹脂６ｂの熱膨張係数に等しい。ここで、第２樹脂６ｂと第３樹脂６ｃの加熱温度は等しいとする。
図１２のモールド基板５６の表面に平行な方向（以下、水平方向と呼ぶ）における半導体チップ４の収縮量Δｌ１は、式（１）で表される。
一方、半導体チップ４の下側６０における第３樹脂６ｃの水平方向の収縮量Δｌ２は、式（２）で表される。
第３樹脂６ｃおよび第２樹脂６ｂの熱膨張係数Ｍは、半導体チップ４の熱膨張係数Ｃより大きい。したがって、図１３に示すように、半導体チップ４の収縮量Δｌ１は、半導体チップ４の下側６０における第３樹脂６ｃの収縮量Δｌ２より小さい。
このため、半導体チップ４の収縮量Δｌ１と第３樹脂６ｃの収縮量Δｌ２にミスマッチΔ１（＝Δｌ２−Δｌ１）が生じる。このため、図１０（ｂ）に示すように半導体チップ４が隆起する。
図１４は、図５（ｂ）のモールド基板５０における半導体チップ４近傍の断面図である。図１５は、半導体チップ４、第１樹脂６ａ、および第２樹脂６ｂそれぞれの収縮量の関係を示す図である。
モールド基板５０の水平方向における半導体チップ４の収縮量Δｌ１は、式（１）で表される。
第１樹脂６ａのうち半導体チップ４の側面に接する部分の収縮量Δｌ３（水平方向の収縮量）は、式（３）で表される。
したがって、半導体チップ４の側面における第１樹脂６ａの収縮量Δｌ３と半導体チップ４の収縮量Δｌ１の和ΔＬは、式（４）で表される。
図５（ｂ）のモールド樹脂５０における収縮量のミスマッチΔ２は、半導体チップ４の収縮量Δｌ１と第１樹脂６ａの収縮量Δｌ３との和ΔＬ（図１５参照）と第１樹脂６ａの下側における第２樹脂６ｂの収縮量Δｌ４の差（＝Δｌ４―ΔＬ）である。
この収縮量のミスマッチΔ２は、式（６）で表される。
これは第１樹脂６ａの収縮量Δｌ３（図１５参照）により、半導体チップ４の収縮量Δｌ１と第２樹脂６ｂの収縮量Δｌ４のミスマッチが緩和されるためである。このため、第１樹脂６ａを有するモールド樹脂５０では、半導体チップ４の隆起が小さくなる。
ところで図１５に示す例では、第１樹脂層６ａの厚さｓｔは式（８）で表される。
しかし収縮量のミスマッチΔ２は、第１樹脂６ａを有さないモールド基板５６における収縮量のミスマッチΔ１より小さければよい。
ただし第１樹脂６ａが式（８）のｓｔより厚くなると、収縮量のミスマッチΔ２がゼロ未満になる。第１樹脂６ａがさらに厚くなると、やがて収縮量のミスマッチΔ２は−Δ１より小さくなる。この場合、モールド基板５０の表面側に大きな引張応力の不均一性が発生するので好ましくない。
したがってミスマッチΔ２は、第１樹脂６ａを有さないモールド基板５６における収縮量のミスマッチΔ１より小さく−Δ１より大きいことが好ましい。
この場合、第１樹脂層６ａの厚さｓｔの範囲は式（９）で表される。
ただし、第１樹脂６ａを有するモールド基板５０における収縮量のミスマッチΔ２が第１樹脂６ａを有さないモールド基板５６における収縮量のミスマッチΔ１の０．５倍より小さく−０．５×Δ１より大きければ、さらに好ましい。
この場合、第１樹脂層６ａの厚さｓｔの範囲は式（１０）で表される。
この場合、第１樹脂層６ａの厚さｓｔの範囲は式（１１）で表される。
式（９）によれば、水平方向における半導体チップ４と第２樹脂６ｂの収縮量のミスマッチが小さくなり、半導体チップ４の隆起が抑制される。
同様に式（１２）によれば、モールド基板５０の表面に垂直な方向における半導体チップ４と第２樹脂６ｂの収縮量のミスマッチが小さくなり、半導体チップ４の隆起が抑制される。
式（１２）の２×ｔは、式（９）のｌに対応している。ここで“ｔ”の係数２は、“ｌ”の係数１の２倍である。これは、半導体チップ４の表面側に第１樹脂６ａが存在しないためである。
式（１３）によれば、半導体チップ４の隆起がさらに抑制される。
図１６は、モールド基板５０,５６の内部応力をシミュレーションしたモデルの平面図である。図１６に示す各パラメータの値は、以下の通りである。
半導体チップ４の長辺ｌ１は９ｍｍである。半導体チップ４の短辺ｌ２は５ｍｍである。半導体チップ群２８内におけるチップ間隔ｇは０．５ｍｍである。半導体チップ群２８の間隔Ｇ１及びＧ２はそれぞれ、６．５ｍｍおよび６．０ｍｍである。半導体チップ４の基板は、Ｓｉである。
図１７は、第１樹脂６ａを有さないモールド基板５６のシミュレーション結果を説明する図である。図１７（ａ）は、図１６内の領域６６を拡大した平面図である。図１７（ｂ）は、領域６６の断面図である。
半導体チップ４の厚さｔ（図１７（ｂ）参照）は、０．５２５ｍｍである。モールド基板５６の厚さは、０．６２５ｍｍである。半導体チップ４の熱膨張係数は、２．６ｐｐｍ／Ｋである。第３樹脂６ｃの熱膨張係数Ｍは、８．０ｐｐｍ／Ｋである。ΔＴは、９５℃である。
図１７（ａ）に示すように、半導体チップ４の左辺には１７６．５ＭＰａの圧縮応力Ｓ４が加わる。一方、半導体チップ４の右辺には１８１．１ＭＰａの圧縮応力Ｓ５が加わる。したがって、半導体チップ４が接近した樹脂領域６２（図１１参照）に加わる圧縮応力Ｓ２（Ｓ５の反作用）は半導体チップ４の外側の樹脂領域に加わる圧縮応力Ｓ３（Ｓ４の反作用）より大きくなる。応力差（＝Ｓ２−Ｓ３）は、４．５ＭＰａである。
図１８は、第１樹脂６ａを有するモールド基板５０のシミュレーション結果を説明する図である。図１８（ａ）は、図１６内の領域６６を拡大した平面図である。図１８（ｂ）は、領域６６の断面図である。
半導体チップ４の厚さなど図１７のモデルと共通するパラメータ値の説明は省略する。半導体チップ４の短辺に接する第１樹脂６ａの厚さｓｔは０．１９ｍｍである。半導体チップ４の長辺に接する第１樹脂６ａの厚さｓｔは０．３４ｍｍである。半導体チップ４の裏面に接する第１樹脂６ａの厚さｂｔは、０．０４ｍｍである。
この場合、半導体チップ４が接近した樹脂領域６２に加わる圧縮応力と半導体チップ４の外側の樹脂領域に加わる圧縮応力の応力差は、１．９ＭＰａである。すなわち第１樹脂６ａが存在することで、圧縮応力の不均一性は４２％（＝１．９ＭＰａ／４．５ＭＰａ）に減少する。このため、半導体チップ４の隆起は小さくなる。
以上の例では、半導体チップ群２８内のチップ間隔ｇが半導体チップ群２８の間隔Ｇより狭くなっている。この間隔ｇ,Ｇの相違により、第１樹脂６ａを有さないモールド基板５６では内部応力が不均一になり、半導体チップ４が隆起する。
半導体チップ群２８の内および外でチップ間隔ｇ,Ｇが一定であれば、第１樹脂６ａを有さないモールド基板５６でも、内部応力は均一になる。しかし内部応力の不均一性は、チップ間隔のバラつき、第２樹脂６ｂの厚さのバラつき、および半導体チップ４の配置方法（レイアウト）などによっても大きくなることがある。したがって半導体チップ４の側面および裏面を第１樹脂６ａで覆うことは、チップ間隔ｇ,Ｇが一定の場合でも有効である。
また以上の例では、第１樹脂６ａは第２樹脂６ｂとともに熱硬化される（Ｓ１０）。しかし第１樹脂６ａは、第１樹脂６ａの被覆（Ｓ４）と第２樹脂６ｂの被覆（Ｓ８）の間に熱硬化されてもよい。例えば、第１樹脂６ａを乾燥（Ｓ６）させる代わりに、第１樹脂６ａを高温（例えば、１２０℃）で加熱して熱硬化させてもよい。
また以上の例では、外部端子１４（図１参照）は平面視において半導体チップ４の内側に形成される。しかし外部端子１４は、平面視において半導体チップ４の外側に形成されてもよい。
また以上の例では、第１樹脂６ａおよび第２樹脂６ｂはエポキシ樹脂である。しかし第１樹脂６ａおよび第２樹脂６ｂは、別の熱硬化性樹脂（例えば、ポリイミド、ポリアミド、ポリオリフイン、ポリベンゾオキサゾール、ベンゾシクロブテンなど）であってもよい。
また以上の例では、疑似ＳＯＣチップに含まれるチップ数は２つである。しかし、疑似ＳＯＣチップに含まれるチップ数は３つ以上であってもよい。
以上の実施の形態に関し、更に以下の付記を開示する。
（付記１）
表面に集積回路を有する複数の半導体チップを平面上に配置した状態で、前記複数の半導体チップそれぞれの裏面および側面を、硬化状態における熱膨張係数が前記半導体チップより大きい第１樹脂で覆う第１工程と、
硬化状態における熱膨張係数が前記半導体チップより大きく前記第１樹脂より小さい第２樹脂で、前記第１樹脂の間を満たすとともに前記第１樹脂の上面を覆う第２工程と、
前記第２工程の後に、前記第１樹脂および前記第２樹脂を加熱して少なくても前記第２樹脂を熱硬化させる第３工程と、
熱硬化された前記第２樹脂の前記半導体チップ側に、前記集積回路を接続する再配線を形成する第４工程とを有する
半導体装置の製造方法。
表面に集積回路を有する複数の半導体チップを平面上に配置した状態で、前記複数の半導体チップそれぞれの裏面および側面を、硬化状態における熱膨張係数が前記半導体チップより大きい第１樹脂で覆う第１工程と、
硬化状態における熱膨張係数が前記半導体チップより大きく前記第１樹脂より小さい第２樹脂で、前記第１樹脂の間を満たすとともに前記第１樹脂の上面を覆う第２工程と、
前記第２工程の後に、前記第１樹脂および前記第２樹脂を加熱して少なくても前記第２樹脂を熱硬化させる第３工程と、
熱硬化された前記第２樹脂の前記半導体チップ側に、前記集積回路を接続する再配線を形成する第４工程とを有する
半導体装置の製造方法。
（付記２）
付記１に記載の半導体装置の製造方法において、
前記第１樹脂を、第１工程と第２工程の間または前記第３工程で熱硬化させることを
特徴とする半導体装置の製造方法。
付記１に記載の半導体装置の製造方法において、
前記第１樹脂を、第１工程と第２工程の間または前記第３工程で熱硬化させることを
特徴とする半導体装置の製造方法。
（付記３）
付記１又は２に記載の半導体装置の製造方法において、
前記第１樹脂は、熱硬化性樹脂を含み、
前記第２樹脂は、前記熱硬化性樹脂とフィラーとを含むことを
特徴とする半導体装置の製造方法。
付記１又は２に記載の半導体装置の製造方法において、
前記第１樹脂は、熱硬化性樹脂を含み、
前記第２樹脂は、前記熱硬化性樹脂とフィラーとを含むことを
特徴とする半導体装置の製造方法。
（付記４）
付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記半導体チップの側面における前記第１樹脂の厚さｓｔの範囲は、式
付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記半導体チップの側面における前記第１樹脂の厚さｓｔの範囲は、式
で表されることを
特徴とする半導体装置の製造方法。
（付記５）
付記４に記載の半導体装置の製造方法において、
前記半導体チップの裏面における前記第１樹脂の厚さｂｔの範囲は、式
付記４に記載の半導体装置の製造方法において、
前記半導体チップの裏面における前記第１樹脂の厚さｂｔの範囲は、式
で表されることを
特徴とする半導体装置の製造方法。
（付記６）
表面に集積回路を有する複数の半導体チップと、
前記半導体チップそれぞれの側面および裏面を覆い、熱膨張係数が前記半導体チップより大きい第１樹脂と、
前記第１樹脂の前記半導体チップとは反対側の面を覆うとともに前記第１樹脂の間を満たし、熱膨張係数が前記半導体チップより大きく前記第１樹脂より小さい第２樹脂と、
前記第２樹脂の前記半導体チップ側で前記半導体チップの集積回路を接続する再配線とを有する
半導体装置。
表面に集積回路を有する複数の半導体チップと、
前記半導体チップそれぞれの側面および裏面を覆い、熱膨張係数が前記半導体チップより大きい第１樹脂と、
前記第１樹脂の前記半導体チップとは反対側の面を覆うとともに前記第１樹脂の間を満たし、熱膨張係数が前記半導体チップより大きく前記第１樹脂より小さい第２樹脂と、
前記第２樹脂の前記半導体チップ側で前記半導体チップの集積回路を接続する再配線とを有する
半導体装置。
（付記７）
表面に集積回路を有する複数の半導体チップと、
前記半導体チップそれぞれの側面および裏面を覆い、熱膨張係数が前記半導体チップより大きい第１樹脂と、
前記第１樹脂の前記半導体チップとは反対側の面を覆うとともに前記第１樹脂の間を満たし、熱膨張係数が前記半導体チップより大きく前記第１樹脂より小さい第２樹脂とを有する
モールド基板。
表面に集積回路を有する複数の半導体チップと、
前記半導体チップそれぞれの側面および裏面を覆い、熱膨張係数が前記半導体チップより大きい第１樹脂と、
前記第１樹脂の前記半導体チップとは反対側の面を覆うとともに前記第１樹脂の間を満たし、熱膨張係数が前記半導体チップより大きく前記第１樹脂より小さい第２樹脂とを有する
モールド基板。
２・・・疑似ＳＯＣチップ
４・・・半導体チップ
６ａ・・・第１樹脂
６ｂ・・・第２樹脂
１２・・・再配線
５０・・・モールド基板
４・・・半導体チップ
６ａ・・・第１樹脂
６ｂ・・・第２樹脂
１２・・・再配線
５０・・・モールド基板
Claims (6)
- 表面に集積回路を有する複数の半導体チップを平面上に配置した状態で、前記複数の半導体チップそれぞれの裏面および側面を、硬化状態における熱膨張係数が前記半導体チップより大きい第１樹脂で覆う第１工程と、
硬化状態における熱膨張係数が前記半導体チップより大きく前記第１樹脂より小さい第２樹脂で、前記第１樹脂の間を満たすとともに前記第１樹脂の上面を覆う第２工程と、
前記第２工程の後に、前記第１樹脂および前記第２樹脂を加熱して少なくても前記第２樹脂を熱硬化させる第３工程と、
熱硬化された前記第２樹脂の前記半導体チップ側に、前記集積回路を接続する再配線を形成する第４工程とを有する
半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記第１樹脂を、第１工程と第２工程の間または前記第３工程で熱硬化させることを
特徴とする半導体装置の製造方法。 - 請求項１又は２に記載の半導体装置の製造方法において、
前記半導体チップの側面における前記第１樹脂の厚さｓｔの範囲は、式
で表されることを
特徴とする半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法において、
前記半導体チップの裏面における前記第１樹脂の厚さｂｔの範囲は、式
で表されることを
特徴とする半導体装置の製造方法。 - 表面に集積回路を有する複数の半導体チップと、
前記半導体チップそれぞれの側面および裏面を覆い、熱膨張係数が前記半導体チップより大きい第１樹脂と、
前記第１樹脂の前記半導体チップとは反対側の面を覆うとともに前記第１樹脂の間を満たし、熱膨張係数が前記半導体チップより大きく前記第１樹脂より小さい第２樹脂と、
前記第２樹脂の前記半導体チップ側で前記半導体チップの集積回路を接続する再配線とを有する
半導体装置。 - 表面に集積回路を有する複数の半導体チップと、
前記半導体チップそれぞれの側面および裏面を覆い、熱膨張係数が前記半導体チップより大きい第１樹脂と、
前記第１樹脂の前記半導体チップとは反対側の面を覆うとともに前記第１樹脂の間を満たし、熱膨張係数が前記半導体チップより大きく前記第１樹脂より小さい第２樹脂とを有する
モールド基板。
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|
| A131 | Notification of reasons for refusal |
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|
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|
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