TWI478542B - 信號等化裝置及其方法 - Google Patents

Description

信號等化裝置及其方法

本發明是關於一種數位等化器，特別是一種信號等化裝置及其方法。

串列連結使用在許多應用中，例如：光學通訊。參閱第1圖，串列連結100包含傳輸器110、傳輸媒介120及接收器130。傳輸器110使用二階訊號方法傳送第一訊號S1至傳輸媒介120的第一端121以表示依照第一時脈CLK1定時之第一序列二位元資料串流D1。第一訊號S1沿著傳輸媒介120往復，並且當第一訊號S1到達傳輸媒介120的第二端122時，第一訊號S1進化為第二訊號S2。第二訊號S2係連續時間信號。

接收器130於傳輸媒介120的第二端122接收第二訊號S2。接收器130包含等化器132及時脈資料回復(clock data recovery；CDR)裝置131。等化器132用以接收第二訊號S2，且輸出第三訊號S3。時脈資料回復裝置131藉由擷取第三訊號S3的時序而產生第二時脈CLK2，並且使用第二時脈CLK2取樣第三訊號S3，藉以產生第二序列二位元資料串流D2。

除了延遲，當時脈資料回復裝置131正確地作用時，第二序列二位元資料串流D2本質上匹配於第一序列二位元資料串流D1。等化器132的目的為修正因傳輸媒介120的色散(dispersion)所造成之第二訊號S2的失真。

第2圖為第一訊號S1、第二訊號S2及第三訊號S3之波形示意圖。第一訊號S1為典型的NRZ(不歸零)波形。NRZ波形若不是第一準位(1)就是第二準位(-1)。其中，第一準位和第二準位分別代表「1」和「0」的二位元資料。第二訊號S2因傳輸媒介120的色散而失真，因此第二訊號S2完全不同於第一訊號S1。

尤其，當第一訊號S1經歷連續符號改變後，即無法到達滿準位，如第2圖中所示之波形201與波形202之間的波形差異。等化器132用於修正失真，以致於第三訊號S3可較像第一訊號S1，如第2圖中所示之波形201與波形203之間的相似性。不過，等化器132是一個類比電路，其易受因製造過程、溫度及電路供應電壓所造成的變化影響。

因此，提供用以修正因傳輸媒介的色散所造成的失真之數位等化器為一亟待解決的議題。

有鑑於此，本發明提出一種信號等化裝置，包含串列至並列過取樣器及等化電路。串列至並列過取樣器設置以接收輸入信號，且輸出第一多位元資料。等化電路耦接至串列至並列過取樣器，等化電路設置以接收第一多位元資料、移除第一多位元資料中頻繁轉變的狀況以產生修改的第一多位元資料、建立點出修改的第一多位元資料的資料轉變的索引的列表、依序檢查由在列表上的各個入口索引之資料的對應的運行長度、若對應的運行長度過長或過短時，修改關聯資料以增長或縮短對應的運行長度，及 輸出第二多位元資料。

在一實施例中，一種信號等化方法，包含下列步驟：接收一信號，並以高於嵌於此信號的資料速率的取樣率取樣此信號以產生第一多位元資料，接著，移除第一多位元資料中頻繁轉變的狀況，而產出修改的第一多位元資料，並建立複數個索引的列表，其中此些索引點出修改的第一多位元資料的資料轉變，及依序檢查由在列表上的各個入口索引之資料的對應的運行長度。其中，若各對應的運行長度過長或過短時，修改關聯資料以增長或縮短對應的運行長度。最後，輸出第二多位元資料。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者瞭解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。

以下之詳細描述係參閱所附圖式，藉由圖式說明，揭露本發明各種可實行之實施例。所記載之實施例係明確且充分揭露，使所屬技術領域中具有通常技藝者能據以實施。不同之實施例間並非相互排斥，某些實施例可與一個或一個以上之實施例進行合併而成為新的實施例。因此，下列詳細描述並非用以限定本發明。

根據本發明之數位等化電路是基於過取樣具有串列資料串流的輸入信號。於串列連結接收器上的過取樣定義為以高於嵌入輸入信號的串列資料串流的資料速率之取樣率取樣輸入信號；而過 取樣率則是定義為在取樣率與串列資料串流的資料率之間的比率。舉例來說，對於每秒十億位元(Giga bit)的串列連結之接收器，當是以每秒五十億位元樣本的速率取樣輸入信號時，則使用5的過取樣率。

第3圖為使用根據本發明一實施例之等化電路的串列連結接收器300的功能區塊圖。串列連結接收器300包含串列至並列(serial-to-parallel；S/P)過取樣器310、等化電路320及時脈資料回復(CDR)器330。

串列至並列過取樣器310用以接收信號S，且依照第一時脈CLK1的時序輸出第一多位元資料B1。換言之，串列至並列過取樣器310依照第一時脈CLK1的時序將信號S轉換成第一多位元資料B1。

本發明之一實施例中，串列至並列過取樣器310的取樣率是比與信號S相關之一資料速率高5倍以產生一第一多位元資料B1。但本發明不以此為限，串列至並列過取樣器310的取樣率可依實際需求而調整。

等化電路320耦接至串列至並列過取樣器310，等化電路320用以接收第一多位元資料B1並存入資料記憶體325，若等化電路320發現到第一多位元資料B1具有頻繁轉變的狀況，則修改資料記憶體325的第一多位元資料B1以移除此頻繁轉變的狀況，以及透過從資料記憶體325依照第二時脈CLK2的時序輸出第二多位元資料B2。

換言之，若等化電路320發現到頻繁轉變的狀況，則移除第 一多位元資料B1中頻繁轉變的狀況以產生修改的第一多位元資料B1，及建立點出修改的第一多位元資料B1的資料轉變的索引的列表，並依序檢查由在列表上的各個入口索引之資料的對應的運行長度，及若對應的運行長度過長或過短時，修改關聯資料以增長或縮短對應的運行長度。其中，索引的列表可為一個或多個。

時脈資料回復單元330用以接收第二多位元資料B2，且依照第三時脈CLK3的時序輸出第三多位元資料B3。以下進行串列連結接收器300的詳細描述。

第4A圖是描繪適用於體現第3圖之串列至並列過取樣器310之一實施例，即串列至並列過取樣器400。於此，串列至並列過取樣器400僅是一個實施態樣。對於熟悉數位電路設計的人士而言，尚有許多實施方式可不同於第4A圖的電路架構。例如：利用微處理器(microprocessor)、微控制器(microcontroller)、FPGA晶片配合相對應的軟體(software)、軔體(firmware)便可完成上述的功能，又例如：使用硬體描述語言(例如：Verlog、VHDL)依據上述的邏輯描述而可完成一數位電路以完成第3圖之串列至並列過取樣器310之功能，而無須相同於如第4A圖的架構。

請參閱第4A圖，串列至並列過取樣器400包含多相取樣器410及同步器420。多相取樣器410接收信號S，同步器420耦接至多相取樣器410，及同步器420輸出第一多位元資料B1。多相取樣器410用以使用第一時脈CLK1之多相位時脈取樣信號S，而分別產生複數個中間資料位元Q[0]-Q[19]，其中第一時脈CLK1之多相位時脈具有複數個均布相位。同步器420，用以使用多相位 時脈之相位以取樣此些中間資料位元Q[0]-Q[19]而產生第一多位元資料B1。其中，均布相位表示相鄰的二相位之間具有時間間隔來均勻地時間位移，以致於每一相位之間隔相等(如第4B圖所示之間隔△)。

以下舉例說明，但不限於此，以過取樣率為5體現，並且將第一時脈CLK1的20個相位使用於多相取樣器410。於此，將第一時脈CLK1的20個相位分別標記為CLK1[0]、CLK1[1]、CLK1[2]、…及CLK1[19]。多相取樣器410分別依照第一時脈CLK1[0]、CLK1[1]、CLK1[2]、…、CLK1[19]使用20個資料正反器(data flip flop；DFF)411-414取樣信號S，而分別產生20個中間資料位元Q[0]、Q[1]、Q[2]，…、Q[19]。

同步器420分別依照第一時脈CLK1的20個時脈相位中之一(例如：相位CLK1[0])使用20個資料正反器421-424同步20個中間資料位元Q[0]、Q[1]、Q[2]、…、Q[19]的時序，以產生第一多位元資料B1。第一多位元資料B1包含20個位元B1[0]、B1[1]、B1[2]、…、B[19]。於此，是將信號S轉換成一組第一多位元資料B1，例如：一組20個位元。

第4B圖是第一時脈CLK1之示範性的時序圖。第一時脈CLK1的週期為T。請參閱第4B圖，第一時脈CLK1的20個相位CLK1[0]、CLK1[1]、CLK1[2]、…、CLK1[19]是以相鄰的二相位之間具有時間間隔△來均勻地時間位移。其中，間隔△等於週期T除以20，即間隔△=T/20。在此，以使用5的過取樣率為例，攜帶在信號S中的二位元資料串流的一單位間距為5倍的間隔△(即， 5×△)。因此，二位元資料串流的每一位元相對產生5個樣本。換句話說，20位元資料(第一多位元資料B1)的每一區塊涵蓋嵌入在信號S中的資料串流的4個位元。

請再參閱第3圖，等化電路320接收第一多位元資料B1，且輸出第二多位元資料B2。對於熟悉數位電路設計的人士而言，等化電路320尚有許多實施方式可不同於第3圖的電路架構。例如：利用微處理器(microprocessor)、微控制器(microcontroller)、或FPGA晶片配合相對應的軟體(software)、或軔體(firmware)便可完成上述的功能，又例如：使用硬體描述語言(例如：Verlog、VHDL)依據上述的邏輯描述便可完成一數位電路以完成第3圖之等化電路320之功能。

在一實施例中，等化電路320包含下列功能單元：輸入界面321、轉變偵測邏輯322、氣泡消除邏輯323、運行長度修正邏輯324、運行長度偵測邏輯326及輸出界面328。等化電路320亦可具有資料記憶體325用以儲存資料，及轉變記憶體327用以儲存資料轉變的索引。

輸入界面321用以接收第一多位元資料B1，連接資料記憶體325，並輸入界面321用以將第一多位元資料B1儲存至資料記憶體325，及資料記憶體325用以儲存第一多位元資料B1。

氣泡消除邏輯323連接資料記憶體325，並氣泡消除邏輯323用以修改資料記憶體325，以移除資料頻繁轉變的狀況，而以產生修改的第一多位元資料B1。

轉變偵測邏輯322連接資料記憶體325及轉變記憶體327，並 轉變偵測邏輯322偵測資料記憶體325中的資料轉變，並將資料轉變的索引儲存至轉變記憶體327，及維持發現到的資料轉變的計數值(如後所述之k值)。

轉變記憶體327用以儲存資料轉變的索引。基此，轉變記憶體327建立點出修改的第一多位元資料B1的資料轉變的索引的列表。

運行長度偵測邏輯326連接資料記憶體325、轉變記憶體327及運行長度修正邏輯324，並運行長度偵測邏輯326用以偵測與各資料轉變相關之對應的運行長度。

在一實施例中，運行長度偵測邏輯326係可偵測與維持於轉變記憶體327中各個入口相關的運行長度。其中，各資料轉變相關的運行長度為在轉變記憶體327的入口的值及轉變記憶體327的前一入口的值之間的差。也就是說，運行長度偵測邏輯326依序檢查由在列表上的各個入口索引之資料的對應的運行長度。

在一實施例中，運行長度偵測邏輯326若運行長度小於嵌入信號S的資料速率與取樣速率之間的比率，則判斷運行長度太小。

於此，經由運行長度修正邏輯324修正運行長度。若發現短運行長度，則運行長度修正邏輯324修改資料記憶體325以增長運行長度，即加長資料的短運行，而若發現長運行長度，則運行長度修正邏輯324修改資料記憶體325以縮短運行長度，即縮短資料的長運行。

輸出界面328連接資料記憶體325，並輸出界面328用以輸出資料記憶體325中的第二多位元資料B2。

上文所提及的範例中，第一多位元資料B1為從信號S的5倍過取樣所產生之20位元資料，且以下亦使用此範例來說明此些功能。

當等化電路320接收第一多位元資料B1時，等化電路320經由輸入界面321將第一多位元資料B1儲存於資料記憶體325，以覆寫先前儲存於資料記憶體325的值。即，等化電路320以輸入界面321推移第一多位元資料B1至該資料記憶體325之最後部分。其中，移動資料記憶體325的最後區塊的資料至資料記憶體325的倒數第二區塊，並儲存第一多位元資料B1至資料記憶體325的最後區塊。

以下舉例說明，但不限於此，在一實施例中，第一時脈CLK1等同於第二時脈CLK2、第一多位元資料B1為20位元資料B1[19：0]，且40位元的記憶體用以實現資料記憶體325。於此，40位元的記憶體表示為M[39：0]。輸入界面321的功能是依照如下述之以C語言編寫的演算法：

也就是，移動儲存於資料記憶體325中最後20個位元遷移至倒數第二後的20個位元，並且將20位元資料B1[19：0]儲存至資料記憶體325的最後20個位元。

值得注意的是，上述演算法在於揭示輸入界面321的運作， 且用意是要方便解釋而非指此實施例的功效；只要能維持相同之功能，所屬技術領域中具有通常技藝者能使用可用之任何演算法來實現此功能。舉例來說，可選擇使用二頁之20位元記憶體，並且交替地將第一多位元資料B1(20位元資料B1[19：0])儲存至二記憶體中之一，而不用實際移動資料記憶體之最後20位元。

嵌入於信號S中的二位元資料串流不是二位元「1」即是二位元「0」。若信號S無失真，由於是使用5倍過取樣率，因此每一個為「1」的位元會產生在20位元資料B1[19：0]中連續5個為「1」的位元。同樣的，每一個為「0」的位元會產生在20位元資料B1[19：0]中5個連續為「0」的位元。

第5A圖所示為信號S的示範性的理想波形及相對應之20位元資料B1[19：0]。於此，有連續5個「1」位元B1[4：0]，而後緊隨著連續10個「0」位元B1[14：5]，而再緊隨著連續5個「1」位元B1[19：15]。連續5個「1」位元的運行即運行長度為5。同樣的，連續10個「0」位元的運行即運行長度為10。若信號S無失真，於由5倍過取樣所獲得的資料中「1」位元或「0」位元之運行長度會總是為5的倍數，如5，10，15，20等。

由於失真，由5倍過取樣所獲得的資料的運行長度不會精確地為5之倍數。每當「1」的運行結束時，轉變發生，如下個取樣會為「0」，因此結束「1」的運行。同樣的，每當「0」的運行結束時，轉變發生，如下個取樣會為「1」，因此結束「0」的運行。

若第一多位元資料B1的二相鄰位元為不同時，轉變偵測邏輯322進行檢測。並且，每當兩相鄰位元不同時，偵測到轉變。換言 之，轉變偵測邏輯322依序檢查資料記憶體325中二相鄰位元是否相同。於此，若二相鄰位元為不相同，則增額轉變的計數值。基此，發生頻繁轉變的狀況為在相等於嵌入信號S的資料的單位間隔的期間係超過二個轉變發生。

值得注意的是，就第一位元B1[0]而言，以互斥或(XOR)運算必需使用到來自第一時脈CLK1的先前取樣週期的最後位元B1[19]。因此，需儲存最後位元B1[19]的先前值。所以，資料記憶體325的大小必需大於第一多位元資料B1的尺寸，以致使當來自第一時脈CLK1的當前取樣週期的新的20位元資料B1[19：0]儲存到資料記憶體325時，能至少部分儲存來自第一時脈CLK1的先前取樣週期的舊的20位元資料B1[19：0]。

在一些實施例中，轉變偵測邏輯322包含複數個互斥或閘(hard-wired XOR gates)，並且此些互斥或閘用以有效地實現下述以C語言編寫的演算法：

於此，X[j]稱為轉變信號；若X[j]等於1，其是指轉變發生從M[j：1]至M[j]的。

在一些實施例中(舉例而言，於失真和/或加成性雜訊出現時)，轉變會頻繁發生而於20位元資料B1[19：0]中產生「氣泡」。 於此，等化電路320可以氣泡消除邏輯323修改資料記憶體325以移除資料頻繁轉變的狀況。

在一些實施例中，頻繁轉變的狀況是經由觸發造成資料位元 的值來移除頻繁轉變的狀況。

第5B圖為第4A圖之串列至並列過取樣器之示範性的實際波形圖。對於5倍過取樣，當在連續5個樣本內存在多於兩個轉變時，即會產生氣泡。氣泡狀態501如第5B所示，其中有導致M[20：39]等於「11111111101000011111」的連續二個轉變。於此，在一實施例中，氣泡消除電路323經由處理連續三個轉變中的第二個轉變而移除氣泡，如衰弱及改變資料成M[20：39]等於「11111111100000011111」。用以實現氣泡消除電路323之以C語言編寫的演算法如下：

用以實現運行長度偵測邏輯326之以C語言編寫的演算法如下：

於此，轉變記憶體327為用以儲存發生轉變的位元的索引的陣列。k為以儲存轉變的計數值的變數。為了計算最後轉變的運行長度，在第一時脈CLK1的最後取樣週期中最後轉變是繼續存在於目前的取樣週期。因為最後轉變發生於先前的取樣週期(第一時脈CLK1的)，此值必需減去20(在第一時脈CLK1的一個取樣週期中的位元的數目)。當偵測到轉變時，k增額，且將發生轉變 的位元的索引儲存至轉變陣列。

在5倍過取樣的示範性的實施例中，連續「1」或連續「0」的每個運行長度理想上必須為5的倍數。由於傳輸媒介的色散，運行長度會偏離5的倍數。尤其，有二個常見的情況：

情況1：短運行長度

運行長度短於4時需要加長。

在一實施例中，如果偵測到1的運行長度，例如：M[39：20]等於「00000000001000000000」，則要將M[39：20]改為「00000000111110000000」。

在一實施例中，如果偵測到2的運行長度，例如：M[39：20]等於「00000000111000000000」，則要將M[39：20]改為「0000000111110000000」。

在一實施例中，如果偵測到3的運行長度，例如：M[39：20]等於「00000000111000000000」，則要將M[39：20]改為「00000001111100000000」。

情況2：長運行長度

長運行長度，例如：超過15，則需要縮短。

舉例來說，在一例子中，如果M[39：0]等於「1111000000000000000000000000000000000000」，則要將M[39：0]改為「1111100000000000000000000000000000000000」。

用以實現運行長度修正邏輯324之以C語言編寫的演算法如下：

值得注意的是，「長運行長度」的標準是取決於使用於串列連結100之傳輸媒介120的色散。以上所述之演算法僅是可作用於一般傳輸媒介且不會良好作用在其他轉變媒介(transition medium)之示例。一般而言，若傳輸媒介120較為色散，則「長運行長度」的標準則較短(換言之，短運行長度的取決標準則如同長運行長度)。

輸出界面328提供隨後之時脈資料回復器(CDR)330以存取資料記憶體325，以致得到第二多位元資料B2(可見第3圖)。換言之，輸出界面328經由從資料記憶體325取得資料來產生第二多位元資料B2。

在一實施例中，第三時脈CLK3等同於第二時脈CLK2，且第二多位元資料B2的長度等同於第一多位元資料B1。輸出界面328的功能是依照如下述之以C語言編寫的演算法(如下)：

若第三時脈CLK3不同於第二時脈CLK2，輸出界面328則需要彈性緩衝器。於此，由於彈性緩衝器的原理係為本領域之技術人員所熟知，故於此不再贅述。

由於時脈資料回復為本領域之技術人員所熟知的功能。因此，時脈資料回復單元330可以本領域之技術人員所熟知的任意實施例來實現，故於此不再贅述。

雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧串列連結

110‧‧‧傳輸器

120‧‧‧傳輸媒介

121‧‧‧第一端

122‧‧‧第二端

130‧‧‧接收器

131‧‧‧時脈資料回復裝置

132‧‧‧等化器

S1‧‧‧第一訊號

S2‧‧‧第二訊號

S3‧‧‧第三訊號

D1‧‧‧第一序列二位元資料串流

D2‧‧‧第二序列二位元資料串流

CLK1‧‧‧第一時脈

CLK2‧‧‧第二時脈

201‧‧‧波形

202‧‧‧波形

203‧‧‧波形

300‧‧‧串列連結接收器

310‧‧‧串列至並列過取樣器

320‧‧‧等化電路

321‧‧‧輸入界面

322‧‧‧轉變偵測邏輯

323‧‧‧氣泡消除邏輯

324‧‧‧運行長度修正邏輯

325‧‧‧資料記憶體

326‧‧‧運行長度偵測邏輯

327‧‧‧轉變記憶體

328‧‧‧輸出界面

330‧‧‧時脈資料回復單元

S‧‧‧信號

B1‧‧‧第一多位元資料

B2‧‧‧第二多位元資料

B3‧‧‧第三多位元資料

CLK3‧‧‧第三時脈

400‧‧‧串列至並列過取樣器

410‧‧‧多相取樣器

411-414‧‧‧資料正反器

420‧‧‧同步器

421-424‧‧‧資料正反器

CLK1[0]-CLK1[19]‧‧‧相位

B1[0]-B1[19]‧‧‧位元

Q[0]-Q[19]‧‧‧中間資料位元

501‧‧‧氣泡狀況

△‧‧‧間隔

T‧‧‧週期

第1圖為串列連結之功能區塊圖。

第2圖為第1圖之串列連結之波形之示意圖。

第3圖為本發明一實施例之串列連結接收器之示意圖。

第4A圖為本發明之串列連結接收器之串列至並列過取樣器的一實施例之示意圖。

第4B圖為第4A圖之串列至並列過取樣器之示範性的時序圖。

第5A圖為第4A圖之串列至並列過取樣器之示範性的理想波形圖。

第5B圖為第4A圖之串列至並列過取樣器之示範性的實際波形圖。

300‧‧‧串列連結接收器

310‧‧‧串列至並列過取樣器

320‧‧‧等化電路

321‧‧‧輸入界面

322‧‧‧轉變偵測邏輯

323‧‧‧氣泡消除邏輯

324‧‧‧運行長度修正邏輯

325‧‧‧資料記憶體

326‧‧‧運行長度偵測邏輯

327‧‧‧轉變記憶體

328‧‧‧輸出界面

330‧‧‧時脈資料回復單元

S‧‧‧信號

B1‧‧‧第一多位元資料

B2‧‧‧第二多位元資料

B3‧‧‧第三多位元資料

CLK1‧‧‧第一時脈

CLK2‧‧‧第二時脈

CLK3‧‧‧第三時脈

Claims (20)

1. 一種信號等化裝置，包含：一串列至並列過取樣器，設置以接收一輸入信號，且輸出一第一多位元資料；及一等化電路，耦接至該串列至並列過取樣器，設置以接收該第一多位元資料、移除該第一多位元資料中一頻繁轉變的狀況以產生一修改的第一多位元資料、建立點出該修改的第一多位元資料的資料轉變的索引的一列表、依序檢查由在該列表上的各個入口索引之資料的對應的一運行長度、若對應的該運行長度過長或過短時，修改關聯資料以增長或縮短對應的該運行長度，及輸出一第二多位元資料。
2. 如請求項1所述之信號等化裝置，其中該串列至並列過取樣器包含：一多相取樣器，用以使用具有複數個均布相位的一多相位時脈取樣該信號而分別產生複數個中間資料位元；及一同步器，用以使用該多相位時脈之一相位以取樣該些中間資料位元而產生該第一多位元資料。
3. 如請求項1所述之信號等化裝置，其中該等化電路包含：一資料記憶體，用以儲存該第一多位元資料；一轉變記憶體，連接該資料記憶體，用以建立該列表，其中該列表點出該修改的第一多位元資料的資料轉變的索引；一運行長度偵測邏輯，連接該資料記憶體及該轉變記憶體，用以偵測與資料轉變相關之對應的該運行長度； 一運行長度修正邏輯，連接該運行長度偵測邏輯，用以修正該運行長度；及一輸出界面，連接該資料記憶體，用以輸出該第二多位元資料。
4. 如請求項3所述之信號等化裝置，其中該第一多位元資料經由一輸入界面推移至該資料記憶體之最後部分。
5. 如請求項3所述之信號等化裝置，更包含：一氣泡消除邏輯，連接該資料記憶體，用以修改該資料記憶體以移除頻繁資料轉變之狀況。
6. 如請求項3所述之信號等化裝置，更包含：一轉變偵測邏輯，連接該資料記憶體及該轉變記憶體，用以偵測該資料記憶體中的資料轉變、將該資料轉變的索引儲存至該轉變記憶體，及維持發現到的資料轉變的計數值。
7. 如請求項3所述之信號等化裝置，其中該運行長度偵測邏輯偵測與維持於該轉變記憶體中各個入口相關的該運行長度。
8. 如請求項3所述之信號等化裝置，其中若發現一短運行長度，該運行長度修正邏輯修改該資料記憶體以增長該運行長度。
9. 如請求項3所述之信號等化裝置，其中若發現一長運行長度，該運行長度修正邏輯修改該資料記憶體以縮短該運行長度。
10. 如請求項3所述之信號等化裝置，其中該輸出界面經由從該資料記憶體取得資料來產生該第二多位元資料。
11. 如請求項1所述之信號等化裝置，其中該串列至並列過取樣器的取樣率是比與該信號相關之一資料速率高5倍。
12. 一種信號等化方法，包含：接收一信號；以高於嵌於該信號的一資料速率的一取樣率取樣該信號以產生一第一多位元資料；移除該第一多位元資料中一頻繁轉變的狀況，而產出一修改的第一多位元資料；建立複數個索引的列表，其中該些索引點出該修改的第一多位元資料的資料轉變；依序檢查由在該列表上的各個入口索引之資料的對應的一運行長度。若各對應的該運行長度過長或過短時，修改關聯資料以增長或縮短對應的該運行長度；及輸出一第二多位元資料。
13. 如請求項12所述之信號等化方法，其中該信號的取樣步驟包含：使用具有複數個相位的一多相時脈取樣該信號以分別產生複數個中間資料位元；及使用該多相時脈的一相位取樣該些中間資料位元以產生該第一多位元資料。
14. 如請求項12所述之信號等化方法，更包含：將該第一多位元資料推入該資料記憶體。
15. 如請求項14所述之信號等化方法，其中推移的步驟更包含：移動該資料記憶體的一最後區塊的資料至該資料記憶體 的倒數第二區塊；及儲存該第一多位元資料至該資料記憶體的該最後區塊。
16. 如請求項12所述之信號等化方法，其中該頻繁轉變的狀況為在相等於嵌入該信號的資料的單位間隔的期間係超過二個轉變發生。
17. 如請求項12所述之信號等化方法，其中該頻繁轉變的狀況是經由觸發造成資料位元的值來移除該頻繁轉變的狀況。
18. 如請求項12所述之信號等化方法，其中該建立步驟包含：依序檢查該資料記憶體中二相鄰位元是否相同；及若該二相鄰位元為不相同，增額轉變的計數值。
19. 如請求項12所述之信號等化方法，其中各資料轉變相關的該運行長度為在一轉變記憶體的入口的值及該轉變記憶體的前一入口的值之間的差。
20. 如請求項12所述之信號等化方法，其中若該運行長度小於嵌入該信號的該資料速率與一取樣速率之間的比率，則該運行長度太小。