TWI476891B - 用於互連積體電路之技術 - Google Patents

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Description

用於互連積體電路之技術
本申請案係關於積體電路，且更特定言之係關於互連積體電路。
本申請案已在2008年11月10日作為專利申請案第12/267725號於美國提出申請。
已存在用於互連多於一個積體電路晶粒以形成一單個封裝裝置之許多理由。一種使用係增加用於一給定封裝之記憶體。另一使用係組合通常在一起使用，但很難利用對於兩者有效之一處理程序而製造的兩個晶粒。一實例係用於行動電話之一邏輯電路及一RF電路。有時存在必須解決之互連問題或干擾問題。總之，有時存在因為正在實施之晶粒的特定組合而需解決之問題。不管多重晶粒之組合的理由為何，為了克服存在具有多重晶粒之一需要的事實，存在所引起之問題。在一單個晶粒上組合多種功能性之能力仍有限，所以與多重晶粒相關聯之問題持續存在。
因此，存在用於互連多重晶粒之改良技術之一需要。
本發明係藉由實例圖解說明且其並不由附圖限制，在附圖中相似參考指示類似元件。為了簡單及清楚起見，圖解說明在圖式中之元件且該等元件並無必要按比例繪製。
在一態樣中，兩個積體電路晶粒(其等每一者具有一處理核心及一機上記憶體)係互連及封裝在一起以形成一多晶片模組。該第一晶粒被認為係主要的且該第二晶粒被認為係次要的。其等經由一中間基板連接在一起。該等第一與第二晶粒可為相同設計且因此具有相同資源(諸如週邊設備及記憶體)且較佳地具有一共用系統互連協定。視需要在操作之大部分期間停用該第二晶粒之核心或將該第二晶粒之核心置於一減少電力模式。該第一晶粒包含用於互連至該第二晶粒之最小電路。該第二晶粒具有至少某種所需之介面電路及一位址轉譯器。結果係如同該記憶體及其它資源係在該第一晶粒上一般，該第一晶粒之核心可執行與該第二積體電路之記憶體及其它資源的交易。作為一原型使用時此尤其有益。吾人在使用原型做過試驗後最終覺得想要的各種特徵可輕易地包含於在大量生產中使用之一單個晶粒中。因此，若可等到原型之試驗執行完後再完成量產裝置的設計，則為量產所做的特徵最佳化會更適合且更及時。此有益於早期軟體開發及產品原型建立。此可參考圖式及下文描述而得以更好地理解。
繪示於圖1中的是一封裝裝置10，該封裝裝置10包括一積體電路晶粒12、一積體電路晶粒14及一中間基板16。積體電路12包括一系統互連18、一核心20、一DMA 22、一主控電路24、一組態暫存器26、一週邊設備28、一非揮發性記憶體(NVM) 30、一靜態隨機存取記憶體(SRAM) 32、一從屬電路34、一解碼器36、一外部端子38、一外部端子40、一外部端子42及一外部端子44。積體電路14包括一系統互連46、一核心48、一DMA 50、一主控電路52、一解碼器54、一組態暫存器56、一週邊設備58、一NVM 60、一SRAM 62、一從屬電路64、一外部端子66、一外部端子68、一外部端子70及一外部端子72。在此實例中，積體電路晶粒12及14係相同設計。雖然系統互連18及46相同係不必要的，但較佳的是系統互連18及46具有相同協定。此一系統互連之一實例係縱橫式系統互連。因為可較簡單地達成添加資源至該縱橫式系統，所以此一系統係一很好的實例。核心20及48如處理單元般作用且其等各自連接至系統互連18及46。在此實例中，晶粒12係如一主控般作用之主要晶粒且晶粒14係如一從屬般作用之次要晶粒。週邊設備28及58可為各種各樣的功能電路。一實例係一類比至數位轉換器。該等外部端子係用於直接外部連接至該晶粒，該等外部端子係該晶粒之一部分。
關於晶粒12，系統互連18係在系統互連18之一主控埠21處連接至核心20，在系統互連18之一主控埠23處互連至DMA 22，在系統互連18之一主控埠25處互連至主控電路24，在系統互連18之一主控埠27處互連至組態暫存器26，在系統互連18之一從屬埠29處互連至週邊設備28，在系統互連18之一從屬埠31處連接至NVM 30，在系統互連18之一從屬埠33處連接至SRAM 32及在系統互連18之一從屬埠35處連接至從屬電路34。主控電路52連接至在此實例中並不外部連接至晶粒12之外部端子66及68。為了功能之清晰，組態暫存器26繪示為直接連接至解碼器36，但該組態暫存器26實際上係經由系統互連18連接至解碼器36。外部端子42連接至從屬電路34及連接至中間基板16。外部端子44連接至組態暫存器26及中間基板16。從屬電路34係用於連接至該次要晶粒。主控電路24連接至核心20。中間基板16係用於將晶粒12及14在電及結構二者上連接在一起。連接至繪示為系統互連18之較上部分的該等資源係連接至主控埠且在系統互連18之較下部分上之該等資源係連接至從屬埠。因此，核心20、DMA 22及主控電路24係在主控埠處可通信地耦合至系統互連18。週邊設備28、NVM 30、SRAM 32、從屬電路34及組態暫存器26係在從屬埠處可通信地耦合至系統互連18。使一微控制器具有分為具有從屬埠及主控埠之一系統互連在本技術中係熟知的。
關於晶粒14，系統互連46係連接至核心48、DMA 50、主控電路52、解碼器54、組態暫存器56、週邊設備58、NVM 60、SRAM 62、從屬電路64。主控電路52連接至外部端子66及68。外部端子66及68連接至中間基板16。為了功能之清晰，解碼器54繪示為直接連接至組態暫存器56，但該解碼器54實際上係經由系統互連46連接至組態暫存器56。組態暫存器56連接至外部端子70。從屬電路64連接至外部端子72。外部端子70及72並不連接至晶粒14外之電路。經由中間基板16連接至主控電路52之從屬電路34及組態暫存器26將晶粒12建立為主要的且將晶粒14建立為次要的。核心48、DMA 50、主控電路52係在主控埠處可通信地耦合至系統互連18。週邊設備58、NVM 60、SRAM 62、從屬電路64及組態暫存器56係在從屬埠處可通信地耦合至系統互連18。
在操作中，核心20可存取連接至系統互連18之資源以及可存取連接至系統互連46之週邊設備58、NVM 60及SRAM 62。解碼器36解碼該系統互連以將外部端子44提供晶粒12係主要的資訊的該控制資訊載入組態暫存器。該控制資訊經由中間基板16由外部端子68接收及因此而由主控電路接52接收作為一組態信號C。主控電路52係用於接收來自作為該主控之該主要晶粒的交易請求。從屬電路34經由中間基板16及外部端子66控制與主控電路52之交易T。例如，若核心20選擇存取SRAM 62，則該交易經由系統互連18傳達至從屬電路34。從屬電路將該交易T傳達至主控電路52。主控電路52接著經由系統互連46執行關於SRAM 62之交易。該交易自主控電路52傳達回來至從屬電路34及使用系統互連18自從屬電路34傳達至核心20。此進一步參考圖2解釋。
在圖2中更詳細地繪示裝置10之一部分。在圖2及亦在圖1中繪示的是系統互連18、從屬電路34、組態暫存器26、中間基板16、主控電路52、系統互連46、核心48及外部端子42、44、66及68。從屬電路34包括從屬邏輯74及一通信交握電路76。從屬邏輯74經由一第一介面連接至系統互連18及經由一第二介面連接至通信交握電路76。主控電路52包括一通信交握電路78、一位址轉譯電路80及主控邏輯82。通信交握電路78係經由一第一介面連接至外部端子66及經由一第二介面連接至位址轉譯電路80。主控邏輯82係經由一第一介面連接至位址轉譯電路80及經由一第二介面連接至系統互連。位址轉譯電路及核心48係經由外部端子68及44連接至組態暫存器26。從屬邏輯74與系統互連18介接，以知曉與晶粒14執行何種交易，及當正執行一交易時，耦合必要資訊(諸如位址及資料)。通信交握電路76與通信交握電路78通訊，使得其等之間的信號係及時且同步的。
核心20已存取連接至系統互連46之該等資源，且因此該核心20已加倍供其處理之資源。在增加記憶體(諸如NVM 60及SRAM 62)之案例中，相較於僅使用連接至系統互連18之該記憶體所需要的位址空間，積體電路12亦必須能增加相對應的位址空間。因為一微控制器機載系統記憶體之數量遠遠少於該核心之定址能力，所以此很少成為一問題。期望核心20具有至少32位元及可能64位元或甚至128位元之定址能力。即使具有僅32位元之低定址能力，能夠定址之記憶體位址的數量超過四十億。若在每一位址中存在一位元組，則將具有定址超過四十億位元組(gigabyte)記憶體的能力。但是，在此同時，積體電路14中之該記憶體的位址空間與積體電路12中之記憶體的位址空間相同。如此，為了處理積體電路14之記憶體作為額外記憶體，當核心20正定址積體電路14之記憶體時，必須存在一位址轉譯。此繪示於圖3中。如此該主要記憶體(該主要記憶體係在該主要微控制器中之記憶體，即在此實例中之積體電路12)佔據一位址映射內之一第一位址範圍，且該次要記憶體(該次要記憶體係在該次要微控制器中之記憶體，即在此實例中之積體電路14)佔據該位址映射內之一第二位址範圍。如在圖3中繪示，此相同方法論同樣適用於使用該等週邊設備。在積體電路14之一資源係處理為至積體電路12之資源之複製資源的情況下，則不需要轉譯。
當在該次要晶粒上之一資源(諸如SRAM 62)係當作一複製資源處理時，該資源取代該主要晶粒上之相同資源SRAM 32。在操作中，核心20將跨系統互連18存取與SRAM 32相關聯的位址空間，然而經由從屬1電路34、中間基板16、主控2電路52及系統互連46將該存取轉移至SRAM 62。在此操作中，並不要求位址轉譯，但是停用與SRAM 32相關聯的位址解碼邏輯。
對於一操作實例，若用於一寫入之一位址將最終傳達至SRAM 62，則通信交握電路78必須準備接收該位址。在組態暫存器26之控制下，位址轉譯80執行必要之轉譯。在晶粒12及晶粒14係相同設計之此實例中，晶粒14之由解碼器36為該記憶體分配的記憶體空間(諸如NVM 60或SRAM 62)不同於由晶粒14辨識之記憶體空間。因此，需要一轉譯。如此組態暫存器26傳達轉譯所需的。因此位址轉譯電路80執行由組態暫存器26命令之轉譯。主控邏輯82接收來自位址轉譯電路80之該經轉譯的位址且該主控邏輯82與系統互連46協商以執行該經命令之交易。在組態暫存器26之命令下，核心48置於一較低電力模式。在啟動期間，核心48可處於作用中，但在完成啟動之後，核心48可下降電力以節省電力。在此實例中，轉譯由該次要晶粒執行，但轉譯可替代為由該主要晶粒執行。如在圖2中所繪示，位址轉譯電路80可在從屬邏輯74與通信交握76之間移動。
在晶粒14將資訊往回提供至晶粒12之案例中，主控邏輯82接收來自系統互連46之資訊且耦合該資訊至位址轉譯電路80。在組態暫存器26之命令下，位址轉譯電路80執行任何所需之轉譯。使通信交握電路與交握電路76協調以適當地將該資訊傳達至邏輯74。接著邏輯74與系統互連協商以經由系統互連使該資訊到達核心20。
此操作容許核心20使用連接至系統互連46之晶粒14的資源。如此，可運行多種實驗來決定用於積體電路之一下一代之資源的最佳組合。因為用現有積體電路運行實驗，由該等積體電路已經及可能改良製造能力，所以期望縮短具有此等資源之一新組合的一積體電路上市之時間。
在圖4中繪示的是以一剖面圖示之一完成的裝置10，其繪示經由中間基板16彼此耦合之晶粒12及14且用一密封劑(諸如一模製化合物(諸如酚醛環氧樹脂))密封該裝置10。為了理解之簡單易用起見，繪示代表接觸件(可亦稱作端子)，但可存在許多更多接觸件用於一真實裝置。晶粒端子可為(例如)焊料、金或一導電有機材料(諸如銀填充環氧樹脂或塗佈有一導體的一環氧型球體)。如所繪示的是一散熱件86以用於將熱從晶粒12耦合至一封裝基板84。中間基板16將晶粒12及14之端子彼此連接以及連接至封裝基板84之一頂表面。一晶粒至晶粒連接的一實例係晶粒12之一端子104經由一通孔98連接至晶粒14之一端子102。另一實例係晶粒14之端子106經由一通孔100連接至晶粒12之端子108。通孔98及100可係通過中間基板16之電鍍孔。介於晶粒14與中間基板16之間之一連接的一實例係一端子110經由一導電線120連接至中間基板16之一墊118。晶粒14同樣具有連接至中間基板16之一中間基板墊的一端子114。以同樣的方式，晶粒12具有連接至中間基板16之墊的連接112及116。在此實例中，在連接至晶粒12或晶粒14之墊的中間基板16上的墊係藉由焊線(諸如藉由焊線111)連接至封裝基板84，該焊線111將中間基板16之墊118連接至焊料球90。該等焊線結合腳架(landing)連接至在封裝基板84之底部上的焊料球。繪示於圖4中之該封裝基板84的底部上的其他例示性焊料球係焊料球92、94及96。中間基板16可由矽或一些其它材料(諸如一陶瓷，例如氮化鋁)製成。散熱件86可由一金屬(諸如銅)或具有良好熱傳送之另一類型材料製成。對於散熱件86，所需之目標係良好熱傳送及匹配熱膨脹之係數。
圖5中繪示的是如繪示於一晶圓140上之晶粒12及14且同樣地晶粒136及138的一俯視圖。晶粒12及14繪示為具有經配置以便可方便地以一所需方式附接至中間基板16的接觸件。在此實例中，晶粒12及14應係相同的，但具有稍微不同之功能。晶粒12如該主要或主控般作用，且晶粒14如該次要或從屬般作用。一些接觸件在當該特定晶粒係主要的時候使用而其它接觸件則是在當該特定晶粒如該從屬般作用時使用。在晶粒14上繪示的是接觸件102、106、110、114、120、122、124、126、154及156。繪示於晶粒12上的是接觸件104、108、112、116、128、130、132、134、158及160。當該次要的係晶粒14時，與作為次要的該晶粒14相關聯之接觸件包含接觸件102、106及154。該等未使用之主控接觸件係122、124及156。主控接觸件122、124及156係關於中心線142各自與從屬接觸件106、102及154對稱。例如，從中心線142至接觸件124之一距離146相同於從中心線142至接觸件102之一距離148。同樣適用於晶粒12，與作為一主控之該晶粒12相關聯之接觸件係接觸件108、104及160。與作為一主控之晶粒12相關聯之該等未使用的從屬接觸件係接觸件130、132及158。從屬接觸件130、132及158係關於中心線144各自與主控接觸件108、104及160對稱。例如，從中心線144至接觸件104之一距離150相同於從中心線144至接觸件132之一距離152。此對稱容許晶粒12及14係相同的，但亦使該等從屬接觸件與該等主控接觸件對準及該等主控接觸件與該等從屬接觸件對準。此容許晶粒12及14之作用區域在接觸中間基板而對準之同時彼此面對，使得一晶粒之該等從屬接觸件電連接至另一晶粒之該等主控接觸件。因為該等晶粒係相同的且任何一者可為一從屬或一主控，所以每一其它接觸件亦具有一相對應之對稱接觸件。
在該晶粒可為不同之情況下的其它應用中，可不關心對稱且可使用在圖4中繪示之方法而不用要求對稱。
在圖6中繪示的是一完成之裝置168作為圖4的完成之裝置10的一替代品。裝置168具有晶粒12及14，該等晶粒12及14以類似於其等如何接觸在圖4中之中間基板16的方式接觸一中間基板170。作為一例示性端子之端子114係經由一導體182耦合至中間基板170之一接觸件。裝置168不同於裝置10，不同處係使用焊料球(諸如焊料球174)以接觸封裝基板172而使中間基板170接觸一封裝基板172，及不同處係作為主要之晶粒12係在該晶粒14上。晶粒12使與該作用側相對之一背側曝露，使得一散熱件可應用於該背側。相較於該次要積體電路，該主要積體電路對一散熱件具有更大之需求。此亦繪示焊料球(諸如焊料球176)作為裝置168之外部連接且該等焊料球可在該晶粒之下。一例示性導體180經由封裝基板172將焊料球174連接至焊料球176。密封劑178覆蓋除晶粒12與14之背側及中間基板170之外的所有區域。具有一焊料球陣列之此類型封裝有時稱為一球格柵陣列(BGA)封裝。晶粒12與14之該等作用側面對中間基板170且並不要求焊線接合。
在圖7中繪示的是作為另一替代品之一完成的裝置190。晶粒12與14係附接至一中間基板，其中如先前對於裝置10及168之描述，該等晶粒12與14之主動側面對該中間基板。在此案例中，一封裝基板191具有在其中駐有晶粒14之一開口。該封裝基板具有用於提供該封裝外之電接觸的經選定之部分(諸如導電部分194及196)。導電部分194及196係封裝基板191之結構的一整合部分，例如，該等導電部分194及196可為銅之一引線框架的部分、一般稱作合金42之一導體或在稱作四方形扁平無引腳(QFN)封裝之一引線框架中有用的另一引線框架材料。從該中間基板至該等導電部分之電接觸件係透過類似於先前描述之該等端子的端子(諸如端子195)。一例示性導體193經由該中間基板使晶粒12連接至端子195。在此實例中，密封劑192僅延伸至晶粒12之頂部，使得晶粒12之背側曝露且可應用一散熱件。
在圖8中繪示的是一完成之裝置200，該裝置200係相同於完成之裝置190，惟晶粒14係在頂部及晶粒12係在底部且一密封劑202覆蓋晶粒14除外。在此案例中，一散熱件需要應用於完成之裝置200的底側上，因為該底側係晶粒12使其背側曝露之處。
在圖9中繪示的是類似於又另一替代品之一完成的裝置210，該替代品具有附接至一中間基板之晶粒12與14，其中如先前對於裝置10、168、190及200之描述，該等晶粒12與14之作用側面對該中間基板。在此案例中，使用焊料球(諸如焊料球212)以提供電連接至裝置210。晶粒12繪示為在底部上，所以該晶粒12之背側在那裡曝露以用於一散熱件之應用。晶粒14使其背側曝露於該頂部上。可切換晶粒12與14，使得晶粒12可使其背側曝露於裝置210之頂部上。焊料球(諸如焊料球214)繪示為附接至裝置210，表示亦可以此方式製造一BGA。
如此，如圖4-9中所繪示，封裝晶粒12與14之多種變化係可用的。對於該等晶粒係相同之此條件下，該封裝尤其有用，但此等封裝可能具有在此特定情況外之適用性。該等兩個晶粒可為非常不同，諸如一晶粒最佳化RF效能且一晶粒設計為邏輯。進一步，該等兩個晶粒可為不同大小。
迄今為止，應瞭解已提供一種資訊處理系統，該資訊處理系統包含一第一積體電路晶粒及一第二積體電路晶粒。該第一積體電路晶粒包含：一第一系統互連，該第一系統互連包含第一複數個主控埠及第一複數個從屬埠，且該第一系統互連可按照一第一系統互連協定操作；一第一處理器核心，該第一處理器核心可通信地耦合至該等第一複數個主控埠之一第一主控埠；一記憶體，該記憶體可通信地耦合至該等第一複數個從屬埠之一第一從屬埠；及一第一從屬電路，該第一從屬電路可通信地耦合至該等第一複數個從屬埠之一第二從屬埠。該第二積體電路晶粒包含：一第二系統互連，該第二系統互連包含第二複數個主控埠及第二複數個從屬埠，且該第二系統互連可按照該第一系統互連協定操作；一第二處理器核心，該第二處理器核心可通信地耦合至該等第二複數個主控埠之一第一主控埠；一可定址從屬電路，該可定址從屬電路可通信地耦合至該等第二複數個從屬埠之一第一從屬埠，該可定址從屬電路具有一可定址之位址範圍，該可定址之位址範圍相對應於在該第一積體電路晶粒之一位址映射內的一第一位址範圍，該可定址之位址範圍相對應於在該第二積體電路晶粒之一位址映射內的一第二位址範圍；及一第一主控電路，該第一主控電路可通信地耦合至該等第二複數個主控埠之一第二主控埠。該第一從屬電路係可通信地耦合至該第一主控電路以用於在經由該第一系統互連及該第二系統互連、藉由該第一積體電路晶粒之一系統互連主控對該可定址從屬電路的一資料存取期間提供資料。該系統的進一步特徵為該第一從屬電路及該第一主控電路之至少一者包含一位址轉譯電路以用於將該可定址從屬電路之一位址從該第一位址範圍轉譯成該第二位址範圍。系統的進一步特徵為該第一主控電路包含一轉譯電路。該系統可進一步包括經組態以儲存組態資訊之一記憶體，該組態資訊用於控制該系統以複數個模式之一者操作，其中在該等複數個模式之一第一模式中，對該可定址從屬電路之資料存取係由定址該第一位址範圍之該第一系統互連之一系統互連主控達成，且在一第二操作模式中，對該可定址從屬電路之資料存取係由定址該第一積體電路晶粒之位址映射的一第三位址範圍的該第一系統互連之一系統互連主控達成。該系統的進一步特徵為該可定址從屬電路係一記憶體電路。該系統可進一步包括介於該第一積體電路晶粒與該第二積體電路晶粒之間的一組態通信路徑，該組態通信路徑用於在該第一積體電路晶粒與該第二積體電路晶粒之間提供操作模式資訊。該系統的進一步特徵為該可定址從屬電路係一記憶體電路。該系統之進一步特徵為該可定址從屬電路係一週邊電路。該系統之進一步特徵為在至少一操作模式期間，該第二核心在對該可定址從屬電路之資料存取期間係處於一低電力模式中。該系統之進一步特徵為該第一積體電路晶粒係一微控制器且第二積體電路晶粒係一微控制器。該系統之進一步特徵為該第一積體電路進一步包括：一第二主控電路，該第二主控電路可通信地耦合至該等第一複數個主控埠之一第二主控埠及耦合至該第一積體電路晶粒之外部端子，其中該等外部端子係在一不可用狀態中組態；及一第二從屬電路，該第二從屬電路可通信地耦合至該等第二複數個從屬埠之一第二從屬埠及耦合至該第二積體電路晶粒之外部端子，該第二積體電路晶粒之該等外部端子係在一不可用狀態中組態，其中該第二從屬電路及該第二主控電路之至少一者包含一位址轉譯電路以用於轉譯一位址。該系統可進一步包括一記憶體，該記憶體經組態以儲存用於控制該系統以複數個模式之一者操作的組態資訊，其中在該等複數個模式之一第一模式中，該第一積體電路晶粒操作為一主要積體電路晶粒且該第二積體電路晶粒操作為一次要積體電路晶粒，且在該等複數個模式之一第二模式中，該第二積體電路晶粒操作為一主要積體電路晶粒且該第一積體電路晶粒操作為一次要積體電路晶粒。該系統的進一步特徵為該第一積體電路晶粒及該第二積體電路晶粒係併入於一積體電路封裝中。
亦描述的是操作一資訊處理系統之一方法。該方法包含提供電力至一第一積體電路晶粒，該第一積體電路晶粒包括：一第一系統互連，該第一系統互連包含第一複數個主控埠及第一複數個從屬埠，該第一系統互連可按照一第一系統互連協定操作；一第一處理器核心，該第一處理器核心可通信地耦合至該等第一複數個主控埠之一第一主控埠；及一第一從屬電路，該第一從屬電路可通信地耦合至該等第一複數個從屬埠之一第一從屬埠。該方法進一步包含提供電力至一第二積體電路晶粒，該第二積體電路晶粒包含：一第二系統互連，該第二系統互連包含第二複數個主控埠及第二複數個從屬埠，該第二系統互連可按照該第一系統互連協定操作；一第二處理器核心，該第二處理器核心可通信地耦合至該等第二複數個主控埠之一第一主控埠；一可定址從屬電路，該可定址從屬電路可通信地耦合至該等第二複數個從屬埠之一第一從屬埠，該可定址從屬電路具有一可定址之位址範圍，該可定址之位址範圍相對應於在該第一積體電路晶粒之一位址映射內之一第一位址範圍，該可定址之位址範圍相對應於在該第二積體電路晶粒之一位址映射內之一第二位址範圍；及一第一主控電路，該第一主控電路可通信地耦合至該等第二複數個主控埠之一第二主控埠。該方法進一步包含藉由該第一積體電路晶粒之該第一系統互連之一系統互連主控電路來執行對該可定址從屬電路之一資料存取，該資料存取係經由該第一系統互連、該第一從屬電路、該第一主控電路及該第二系統互連而執行。該方法可進一步包括藉由該系統互連主控電路，將該第一位址範圍內之資料存取之一第一位址提供於該第一系統互連上，藉由該第一從屬電路接收來自該第一系統互連之該第一位址，將該第一位址從該第一位址範圍轉譯為該第二位址範圍，以產生一經轉譯之位址，藉由該第一主控電路將該經轉譯之位址提供於該第二系統互連上及藉由該可定址從屬電路接收來自該第二系統互連之該經轉譯的位址。該方法的進一步特徵為該轉譯係由該第一主控電路執行。該方法的進一步特徵為該轉譯係由該第一從屬電路執行。該方法進一步可包含藉由該第一積體電路晶粒之第一系統互連之一系統互連主控電路來執行對該可定址從屬電路之一資料存取，該資料存取係經由該第一系統互連、該第一從屬電路、該第一主控電路及該第二系統互連而執行，其中執行一資料存取進一步包含：藉由該系統互連主控電路，將一第一位址提供於該第一系統互連上，該第一位址係在一第二從屬電路之一位址範圍內之一位址，該第二從屬電路可通信地耦合至該第一系統互連之該等第一複數個從屬埠之一第二從屬埠；藉由該第一從屬電路接收來自該第一系統互連之資料存取，且其中該第二從屬電路並不接收該資料存取；將來自該第一從屬電路之該資料存取提供至該第一主控電路；藉由該第一主控電路，將該資料存取提供至該第二系統互連；及藉由該可定址從屬電路接收來自該第二系統互連之該資料存取。該方法可進一步包括藉由該第一積體電路晶粒之第一系統互連之一系統互連主控電路來執行對該可定址從屬電路之一資料存取，該資料存取係經由該第一系統互連、該第一從屬電路、該第一主控電路及該第二系統互連而執行，其中執行一資料存取進一步包含：藉由該系統互連主控電路將一第一位址提供於該第一系統互連上，該第一位址係在一第二從屬電路之一位址範圍內之一位址，該第二從屬電路可通信地耦合至第一系統互連之該等第一複數個從屬埠之一第二從屬埠；藉由該第一從屬電路接收來自該第一系統互連之資料存取，且其中該第二從屬電路並不接收該資料存取；將來自該第一從屬電路之資料存取提供至該第一主控電路；藉由該第一主控電路，將該資料存取提供至該第二系統互連；及藉由該可定址從屬電路接收來自該第二系統互連之該資料存取。該方法進一步包括在執行一資料存取期間，抑制該第二處理器核心之操作。
而且，在該發明說明及該等申請專利範圍中之術語「前方」、「後方」、「頂部」、「底部」、「上面」、「下面」及類似物(若有的話)係用作描述之目的且並不一定用於描述永久相對位置。應瞭解如此使用之詞語在適當條件下係可互換的，使得本文描述之本發明之實施例(例如)能夠在除了本文中此類圖解說明或另外描述之外的位向上操作。
雖然本發明在本文中係參考特定實施例而得以描述，但可在不脫離如以下申請專利範圍中提出之本發明的範疇下進行多種修改及改變。例如，縱橫件經指示為一系統互連之一實例，但可使用另一類型之系統互連。同樣，該次要晶粒之核心描述為斷電。斷電並不一定就是移除所有電力，而可能是比較小的動作，諸如簡單地停止該核心之時脈或選擇性地移除該核心之一些部分的電力。亦可使用減少該核心之電力消耗的其它實例。因此，本說明書與圖式將看作一例示性，而非一限制性意義，且所有此等修改係意欲包含在本發明之範疇內。本文關於特定實施例描述之任何益處、優點、或問題的解決方案並非意欲視為任何或所有技術方案之一關鍵、所需或基本之特徵或元件。
如本文使用之術語「耦合」並非意欲限於一直接耦合或一機械耦合。
此外，如本文使用之術語「一」或「一個」被界定為一或多於一個。同樣，在該等技術方案中之前置性片語諸如「至少一」及「一或多個」之使用不應被視為暗示著以該等不定冠詞「一」或「一個」前置之另一技術方案元件將含有該前置之技術方案元件的任何特定技術方案限制於僅含該一元件之發明，即使當相同技術方案包含該等前置性片語「一或多個」或「至少一」及不定冠詞諸如「一」或「一個」時亦是如此。定冠詞之使用也係如此。
除非另有申明，否則術語諸如「第一」及「第二」可被用於任意地區別該等術語描述之元件。因此，此等術語並不一定意欲指示該等元件之時間上或其它優先權。
10．．．封裝裝置
12．．．積體電路晶粒
14．．．積體電路晶粒
16．．．中間基板
18．．．系統互連
20．．．核心
21．．．主控埠
22．．．DMA
23．．．主控埠
24．．．主控電路
25．．．主控埠
26．．．組態暫存器
27．．．主控埠
28．．．週邊設備
29．．．從屬埠
30．．．非揮發性記憶體(NVM)
31．．．從屬埠
32．．．靜態隨機存取記憶體(SRAM)
33．．．從屬埠
34．．．從屬電路
35．．．從屬埠
36．．．解碼器
38．．．外部端子
40．．．外部端子
42．．．外部端子
44．．．外部端子
46．．．系統互連
48．．．核心
50．．．DMA
52．．．主控電路
54．．．解碼器
56．．．組態暫存器
58．．．週邊設備
60．．．NVM
62．．．SRAM
64．．．從屬電路
66．．．外部端子
68．．．外部端子
70．．．外部端子
72．．．外部端子
74．．．從屬邏輯
76．．．通信交握電路
78．．．通信交握電路
80．．．位址轉譯電路
82．．．主控邏輯
84．．．封裝基板
86．．．散熱件
92．．．焊料球
98．．．通孔
100．．．通孔
116．．．連接
118．．．墊
120．．．導電線
136．．．晶粒
138．．．晶粒
140．．．晶圓
142．．．中心線
144．．．中心線
146．．．距離
148．．．距離
150．．．距離
152．．．距離
168．．．裝置
170．．．中間基板
172．．．封裝基板
174．．．焊料球
176．．．焊料球
178．．．密封劑
180．．．導體
182．．．導體
190．．．裝置
191．．．封裝基板
192．．．密封劑
193．．．導體
194．．．導電部分
195．．．端子
196．．．導電部分
200．．．裝置
202．．．密封劑
210．．．裝置
214．．．焊料球
102、106、110、114、120、122、124、126、154及156．．．接觸件/端子
104、108、112、116、128、130、132、134、158及160．．．接觸件/端子
圖1係根據一實施例的一多重晶粒裝置的一方塊圖；
圖2係更詳細地繪示圖1之裝置之一部分的一方塊圖；
圖3係關於該多重晶粒裝置之操作的位址映射；及
圖4係根據一第一封裝實施例之該裝置的一剖面；
圖5係有助於製造圖4之裝置的兩個晶粒的一俯視圖；
圖6係根據一第二封裝實施例之裝置的一剖面；
圖7係根據一第三封裝實施例之裝置的一剖面；
圖8係根據一第四封裝實施例之裝置的一剖面；及
圖9係根據一第五封裝實施例之裝置的一剖面。
10．．．封裝裝置
12．．．積體電路晶粒
14．．．積體電路晶粒
16．．．中間基板
18．．．系統互連
20．．．核心
21．．．主控埠
22．．．DMA
23．．．主控埠
24．．．主控電路
25．．．主控埠
26．．．組態暫存器
27．．．主控埠
28．．．週邊設備
29．．．從屬埠
30．．．非揮發性記憶體(NVM)
31．．．從屬埠
32．．．靜態隨機存取記憶體(SRAM)
33．．．從屬埠
34．．．從屬電路
35．．．從屬埠
36．．．解碼器
38．．．外部端子
40．．．外部端子
42．．．外部端子
44．．．外部端子
46．．．系統互連
48．．．核心
50．．．DMA
52．．．主控電路
54．．．解碼器
56．．．組態暫存器
58．．．週邊設備
60．．．NVM
62．．．SRAM
64．．．從屬電路
66．．．外部端子
68．．．外部端子
70．．．外部端子
72．．．外部端子

Claims (19)

  1. 一種資訊處理系統，其包括：一第一積體電路晶粒，該第一積體電路晶粒包括：一第一系統互連，該第一系統互連包含第一複數個主控埠及第一複數個從屬埠，該第一系統互連可按照一第一系統互連協定操作；一第一處理器核心，該第一處理器核心可通信地耦合至該等第一複數個主控埠之一第一主控埠；一記憶體，該記憶體可通信地耦合至該等第一複數個從屬埠之一第一從屬埠；及一第一從屬電路，該第一從屬電路可通信地耦合至該等第一複數個從屬埠之一第二從屬埠；及一第二積體電路晶粒，該第二積體電路晶粒包括：一第二系統互連，該第二系統互連包含第二複數個主控埠及第二複數個從屬埠，該第二系統互連可按照該第一系統互連協定操作；一第二處理器核心，該第二處理器核心可通信地耦合至該等第二複數個主控埠之一第一主控埠；一可定址從屬電路，該可定址從屬電路可通信地耦合至該等第二複數個從屬埠之一第一從屬埠，該可定址從屬電路具有一可定址之位址範圍，該可定址之位址範圍相對應於在該第一積體電路晶粒之一位址映射內之一第一位址範圍，該可定址之位址範圍相對應於在該第二積體電路晶粒之一位址映射內之一第二位址 範圍；及一第一主控電路，該第一主控電路可通信地耦合至該等第二複數個主控埠之一第二主控埠；其中該第一從屬電路係經由該第一系統互連及該第二系統互連可通信地耦合至該第一主控電路，以用於藉由該第一積體電路晶粒之一系統互連主控於對該可定址從屬電路之一資料存取期間提供資料。
  2. 如請求項1之系統，其中該第一從屬電路及該第一主控電路之至少一者包含一位址轉譯電路，以用於將該可定址從屬電路之一位址從該第一位址範圍轉譯為該第二位址範圍。
  3. 如請求項1之系統，其中該第一主控電路包含一轉譯電路。
  4. 如請求項1之系統，進一步包括：一記憶體，該記憶體經組態以儲存組態資訊，其中該組態資訊係用於控制該系統以複數個模式之一者操作，其中：在該等複數個模式之一第一模式中，對該可定址從屬電路之資料存取係由定址該第一位址範圍之該第一系統互連之一系統互連主控達成；及在一第二操作模式中，對該可定址從屬電路之資料存取係由定址該第一積體電路晶粒之該位址映射之一第三位址範圍之該第一系統互連之一系統互連主控達成。
  5. 如請求項4之系統，其中該可定址從屬電路係一記憶體電路。
  6. 如請求項1之系統，進一步包括：一組態通信路徑，該組態通信路徑介於該第一積體電路晶粒與該第二積體電路晶粒之間，該組態通信路徑用於在該第一積體電路晶粒與該第二積體電路晶粒之間提供操作模式資訊。
  7. 如請求項1之系統，其中該可定址從屬電路係一記憶體電路。
  8. 如請求項1之系統，其中該可定址從屬電路係一週邊電路。
  9. 如請求項1之系統，其中在至少一操作模式期間，該第二核心在對該可定址從屬電路之資料存取期間係處於一低電力模式中。
  10. 如請求項1之系統，其中該第一積體電路晶粒係特徵化為一微控制器，且該第二積體電路晶粒係特徵化為一微控制器。
  11. 如請求項1之系統，其中：該第一積體電路晶粒進一步包括：一第二主控電路，該第二主控電路可通信地耦合至該等第一複數個主控埠之一第二主控埠，該第二主控電路係耦合至該第一積體電路晶粒之外部端子，其中該等外部端子係在一不可用狀態中組態；該第二積體電路晶粒進一步包括： 一第二從屬電路，該第二從屬電路可通信地耦合至該等第二複數個從屬埠之一第二從屬埠，該第二從屬電路係耦合至該第二積體電路晶粒之外部端子，該第二積體電路晶粒之該等外部端子係在一不可用狀態中組態；及該第二從屬電路及該第二主控電路之至少一者包含一位址轉譯電路以用於轉譯一位址。
  12. 如請求項1之系統，該系統包括：一記憶體，該記憶體經組態以儲存組態資訊，其中該組態資訊係用於控制該系統以複數個模式之一者操作，其中：在該等複數個模式之一第一模式中，該第一積體電路晶粒操作如一主要積體電路晶粒，且該第二積體電路晶粒操作如一次要積體電路晶粒；及在該等複數個模式之一第二模式中，該第二積體電路晶粒操作如一主要積體電路晶粒，且該第一積體電路晶粒操作如一次要積體電路晶粒。
  13. 如請求項1之系統，其中該第一積體電路晶粒及該第二積體電路晶粒係併入於一積體電路封裝中。
  14. 一種操作一資訊處理系統之方法，該方法包括：提供電力至一第一積體電路晶粒，該第一積體電路晶粒包括：一第一系統互連，該第一系統互連包含第一複數個主控埠及第一複數個從屬埠，該第一系統互連可按照 一第一系統互連協定操作；一第一處理器核心，該第一處理器核心可通信地耦合至該等第一複數個主控埠之一第一主控埠；及一第一從屬電路，該第一從屬電路可通信地耦合至該等第一複數個從屬埠之一第一從屬埠；提供電力至一第二積體電路晶粒，該第二積體電路晶粒包含：一第二系統互連，該第二系統互連包含第二複數個主控埠及第二複數個從屬埠，該第二系統互連可按照該第一系統互連協定操作；一第二處理器核心，該第二處理器核心可通信地耦合至該等第二複數個主控埠之一第一主控埠；一可定址從屬電路，該可定址從屬電路可通信地耦合至該等第二複數個從屬埠之一第一從屬埠，該可定址從屬電路具有一可定址之位址範圍，相對應於在該第一積體電路晶粒之一位址映射內之一第一位址範圍之該可定址位址範圍，及相對應於在該第二積體電路晶粒之一位址映射內之一第二位址範圍之該可定址位址範圍；及一第一主控電路，該第一主控電路可通信地耦合至該等第二複數個主控埠之一第二主控埠；及藉由該第一積體電路晶粒之該第一系統互連之一系統互連主控電路來執行對該可定址從屬電路之一資料存取，該資料存取係經由該第一系統互連、該第一從屬電 路、該第一主控電路及該第二系統互連而執行。
  15. 如請求項14之方法，其中該執行一資料存取進一步包括：藉由該系統互連主控電路，將該第一位址範圍內之該資料存取之一第一位址提供於該第一系統互連上；藉由該第一從屬電路，接收來自該第一系統互連之該第一位址；將該第一位址從該第一位址範圍轉譯為該第二位址範圍，以產生一經轉譯的位址；藉由該第一主控電路，將該經轉譯之位址提供於該第二系統互連上；及藉由該可定址從屬電路，接收來自該第二系統互連之該經轉譯的位址。
  16. 如請求項15之方法，其中該轉譯係由該第一主控電路執行。
  17. 如請求項15之方法，其中該轉譯係由該第一從屬電路執行。
  18. 如請求項15之方法，其中該執行一資料存取進一步包含：藉由該系統互連主控電路，將一第一位址提供於該第一系統互連上，該第一位址係在一第二從屬電路之一位址範圍內之一位址，該第二從屬電路可通信地耦合至該第一系統互連之該等第一複數個從屬埠之一第二從屬埠； 藉由該第一從屬電路，接收來自該第一系統互連之該資料存取，且其中該第二從屬電路並不接收該資料存取；將來自該第一從屬電路之該資料存取提供至該第一主控電路；藉由該第一主控電路，將該資料存取提供至該第二系統互連；及藉由該可定址從屬電路，接收來自該第二系統互連之該資料存取。
  19. 如請求項14之方法，進一步包括：在該執行一資料存取期間，抑制該第二處理器核心之操作。
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