KR20110089136A - 통합 회로들을 상호 연결하기 위한 기술 - Google Patents

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KR20110089136A
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게리 엘. 밀러
로날드 더블유. 스텐스
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프리스케일 세미컨덕터, 인크.
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Abstract

프로세싱 코어(20, 48) 및 온보드 메모리(30, 32, 60, 62)를 각각 갖는 2개의 집적 회로 다이(12, 14)는 함께 상호 연결 및 패키징되어 멀티칩 모듈(multi-chip module)(10)을 형성한다. 제1 다이(12)는 주요 다이로 간주되고 제2 다이(14)는 보조 다이로 간주되며, 이들은 중간 기판(16)을 통해 연결된다. 제1 및 제2 다이는 동일한 디자인일 수 있으며, 따라서, 주변 장치들(28, 56) 및 메모리 등의 동일한 리소스들을 가지며, 양호하게 공통 시스템 인터커넥트 프로토콜을 갖는다. 제2 다이의 코어는 디스에이블되거나 또는 적어도 감소된 전력 모드로 된다. 제1 다이는 제2 다이에 상호 연결되기 위해 최소 회로(34, 26)를 포함한다. 제2 다이는 몇몇 필요한 인터페이스 회로(52) 및 어드레스 변환기(50)를 갖는다. 그 결과, 제1 다이의 코어는, 메모리 및 다른 리소스들이 제1 다이에 있었던 것처럼 제2 집적 회로의 메모리 및 다른 리소스들과의 트랜잭션들을 실행할 수 있다.

Description

통합 회로들을 상호 연결하기 위한 기술{TECHNIQUE FOR INTERCONNECTING INTEGRATED CIRCUITS}
본 출원은 집적 회로들에 관한 것으로, 특히, 집적 회로들의 상호 연결에 관한 것이다.
단일 패키지 디바이스를 형성하기 위해 하나 보다 많은 집적 회로 다이를 상호 연결하는 다수의 이유들이 존재해 왔다. 한 사용은 소정의 패키지를 위한 메모리를 증가시켜 왔다. 다른 사용은 통상 함께 사용되지만 둘 다에 효과적인 프로세스를 사용하기는 어려운 2개의 다이를 결합해 왔다. 일례는 모바일 폰을 위해 사용되는 논리 회로 및 RF 회로이다. 때때로 해결되어야만 하는 상호 연결 문제들 또는 간섭 문제들이 존재한다. 어떠한 경우에서든, 구현중인 다이의 특정 조합으로 인해 해결될 문제점들이 종종 존재한다. 다수의 다이의 조합에 대한 이유와 무관하게, 다수의 다이를 가질 필요가 있다는 사실을 극복하기 위해 발생하는 문제점들이 존재한다. 단일 다이에서 각종 기능들을 조합하는 능력은 제한되어서, 다수의 다이와 연관된 문제점들은 계속된다.
따라서, 다수의 다이를 상호 연결하기 위한 향상된 기술들이 필요하다.
본 발명은 일례로서 설명되며 첨부 도면들에 의해 제한되지 않는다. 도면들에서 유사한 참조 부호들은 유사한 소자들을 나타낸다. 도면들의 소자들은 편의상 명료하게 도시된 것이며 반드시 크기에 비례하여 그려진 것은 아니다.
도 1은 일 실시예에 따른 다수의 다이 디바이스의 블록도이다.
도 2는 도 1의 디바이스의 일부를 더 상세히 도시한 블록도이다.
도 3은 다수의 다이 디바이스의 동작과 관련된 어드레스 매핑을 도시한다.
도 4는 제1 패키징 실시예에 따른 디바이스의 단면도이다.
도 5는 도 4의 디바이스를 제조하는데 유용한 2개의 다이의 상부도이다.
도 6은 제2 패키징 실시예에 따른 디바이스의 단면도이다.
도 7은 제3 패키징 실시예에 따른 디바이스의 단면도이다.
도 8은 제4 패키징 실시예에 따른 디바이스의 단면도이다.
도 9는 제5 패키징 실시예에 따른 디바이스의 단면도이다.
일 양상에서, 프로세싱 코어 및 온보드 메모리를 각각 갖는 2개의 집적 회로 다이는 함께 상호 연결 및 패키징되어 멀티칩 모듈(multi-chip module)을 형성한다. 제1 다이는 주요 다이로 간주되고 제2 다이는 보조 다이로 간주된다. 이들은 중간 기판을 통해 함께 연결된다. 제1 및 제2 다이는 동일한 디자인일 수 있으며, 따라서, 주변 장치들 및 메모리 등의 동일한 리소스들을 가지며, 양호하게 공통 시스템 인터커넥트 프로토콜을 갖는다. 제2 다이의 코어는 대부분의 동작 중에 디스에이블되거나 또는 필요한 경우 적어도 감소된 전력 모드로 된다. 제1 다이는 제2 다이에 상호 연결되기 위해 최소 회로를 포함한다. 제2 다이는 적어도 몇몇 필요한 인터페이스 회로 및 어드레스 변환기를 갖는다. 그 결과, 제1 다이의 코어는, 메모리 및 다른 리소스들이 제1 다이에 있었던 것처럼 제2 집적 회로의 메모리 및 다른 리소스들과의 트랜잭션들을 실행할 수 있다. 이는 특히 원형(prototype)으로서 사용되기에 유익하다. 원형에 의한 실험으로부터 최종적으로 바람직하다고 생각되는 각종 피처들은 다량의 제작에서 사용되는 싱글 다이로 쉽게 포함될 수 있다. 따라서, 원형에 의한 실험들이 실행된 후에 제작 디바이스의 디자인을 완성하기 전까지 대기할 수 있음으로써 생산을 위한 피처들을 최적화하기가 더 유망하며 더 시기 적절하다. 이는 초기 소프트웨어 개발 및 제품 프로토타이핑에 유익할 수 있다. 이는 도면들 및 이하의 설명을 참조할 때 더 잘 이해된다.
집적 회로 다이(12), 집적 회로 다이(14), 및 중간 기판(16)을 포함하는 패키지 디바이스(10)가 도 1에 도시되어 있다. 집적 회로(12)는 시스템 인터커넥트(18), 코어(20), DMA(22), 마스터 회로(24), 구성 레지스터(26), 주변 장치(28), 비휘발성 메모리(NVM)(30), SRAM(static random access memory)(32), 슬레이브 회로(34), 디코더(36), 외부 단말(38), 외부 단말(40), 외부 단말(42), 및 외부 단말(44)을 포함한다. 집적 회로(14)는 시스템 인터커넥트(46), 코어(48), DMA(50), 마스터 회로(52), 디코더(54), 구성 레지스터(56), 주변 장치(58), NVM(60), SRAM(62), 슬레이브 회로(64), 외부 단말(66), 외부 단말(68), 외부 단말(70), 및 외부 단말(72)을 포함한다. 본 일례에서, 집적 회로 다이(12, 14)는 동일한 디자인이다. 반드시 동일할 필요는 없지만, 시스템 인터커넥트들(18, 46)이 동일한 프로토콜인 것이 양호하다. 이러한 시스템 인터커넥트의 일례는 크로스바 시스템 인터커넥트이다. 크로스바 시스템에 리소스들을 추가하기가 비교적 쉽게 되기 때문에 크로스바 시스템은 양호한 일례이다. 코어들(20, 48)은, 각각, 프로세싱 유닛들로서 기능하며 시스템 인터커넥트들(18, 46)에 연결된다. 본 일례에서, 다이(12)는 마스터로서 기능하는 주요 다이이고, 다이(14)는 슬레이브로서 기능하는 보조 다이이다. 주변 장치들(28, 58)은 광범위한 기능 회로들일 수 있다. 일례는 아날로그-디지털 컨버터이다. 외부 단말들은 다이의 일부로서 다이에 외부적으로 직접 연결되기 위한 것이다.
다이(12)와 관련하여, 시스템 인터커넥트(18)는 시스템 인터커넥트(18)의 마스터 포트(21)에서 코어(20)에 연결되고, 시스템 인터커넥트(18)의 마스터 포트(23)에서 DMA(22)에 연결되며, 시스템 인터커넥트(18)의 마스터 포트(25)에서 마스터 회로(24)에 연결되고, 시스템 인터커넥트(18)의 마스터 포트(27)에서 구성 레지스터(26)에 연결되며, 시스템 인터커넥트(18)의 슬레이브 포트(29)에서 주변 장치(28)에 연결되고, 시스템 인터커넥트(18)의 슬레이브 포트(31)에서 NVM(30)에 연결되며, 시스템 인터커넥트(18)의 슬레이브 포트(33)에서 SRAM(32)에 연결되고, 시스템 인터커넥트(18)의 슬레이브 포트(35)에서 슬레이브 회로(34)에 연결된다. 마스터 회로(52)는 본 일례에서 다이(12)에 외부적으로 연결되지 않은 외부 단말들(66, 68)에 연결된다. 구성 레지스터(26)는 기능의 명료성을 위해 디코더(36)에 직접 연결된 것으로 도시되어 있지만, 실제로는 시스템 인터커넥트(18)를 통해 디코더(36)에 연결된다. 외부 단말(42)은 슬레이브 회로(34) 및 중간 기판(16)에 연결된다. 외부 단말(44)은 구성 레지스터(26) 및 중간 기판(16)에 연결된다. 슬레이브 회로(34)는 보조 다이에 연결되기 위한 것이다. 마스터 회로(24)는 코어(20)에 연결된다. 중간 기판(16)은 전기적으로 및 구조적으로 함께 다이(12, 14)에 연결되기 위한 것이다. 시스템 인터커넥트(18)의 상부로서 도시된 것에 연결된 리소스들은 마스터 포트들에 연결되고, 시스템 인터커넥트(18)의 하부 상의 리소스들은 슬레이브 포트들에 연결된다. 따라서, 코어(20), DMA(22), 및 마스터 회로(24)는 마스터 포트들에서 시스템 인터커넥트(18)에 통신 가능하게 연결된다. 주변 장치(28), NVM(30), SRAM(32), 슬레이브 회로(34), 및 구성 레지스터(26)는 슬레이브 포트들에서 시스템 인터커넥트(18)에 통신 가능하게 연결된다. 슬레이브 포트들 및 마스터 포트들을 갖는 시스템 인터커넥트를 갖는 마이크로컨트롤러가 분할되게 하는 것이 본 기술 분야에서는 널리 공지되어 있다.
다이(14)와 관련하여, 시스템 인터커넥트(46)는 코어(48), DMA(50), 마스터 회로(52), 디코더(54), 구성 레지스터(56), 주변 장치(58), NVM(60), SRAM(62), 슬레이브 회로(64)에 연결된다. 마스터 회로(52)는 외부 단말들(66, 68)에 연결된다. 외부 단말들(66, 68)은 중간 기판(16)에 연결된다. 디코더(54)는 기능의 명료성을 위해 구성 레지스터(56)에 직접 연결된 것으로 도시되어 있지만, 실제로는 시스템 인터커넥트(46)를 통해 구성 레지스터(56)에 연결된다. 구성 레지스터(56)는 외부 단말(70)에 연결된다. 슬레이브 회로(64)는 외부 단말(72)에 연결된다. 외부 단말들(70, 72)은 다이(14)의 외부에 있는 회로에 연결되지 않는다. 중간 기판(16)을 통해 마스터 회로(52)에 연결된 슬레이브 회로(34) 및 구성 레지스터(26)는 다이(12)를 주요 다이로서 설정하고 다이(14)를 보조 다이로서 설정한다. 코어(48), DMA(50), 마스터 회로(52)는 마스터 포트들에서 시스템 인터커넥트(18)에 통신 가능하게 연결된다. 주변 장치(58), NVM(60), SRAM(62), 슬레이브 회로(64), 및 구성 레지스터(56)는 슬레이브 포트들에서 시스템 인터커넥트(18)에 통신 가능하게 연결된다.
동작시, 코어(20)는 시스템 인터커넥트(18)에 연결된 리소스들 뿐만 아니라 시스템 인터커넥트(46)에 연결된 주변 장치(58), NVM(60), 및 SRAM(62)에 액세스할 수 있다. 디코더(36)는 외부 단말(44)이 다이(12)가 주요 다이라는 정보를 제공하게 하는 제어 정보에 의해 구성 레지스터를 로드하도록 시스템 인터커넥트를 디코딩한다. 이는 외부 단말(68)에 의해 수신되어서, 중간 기판(16)을 통해 구성 신호 C로서 마스터 회로(52)에 의해 수신된다. 마스터 회로(52)는 마스터로서 기능하는 주요 다이로부터 트랜잭션 요청들을 수신하기 위한 것이다. 슬레이브 회로(34)는 중간 기판(16) 및 외부 단말(66)을 통해 마스터 회로(52)와의 트랜잭션들 T를 제어한다. 예를 들어, 코어(20)가 SRAM(62)에 액세스하기를 선택하면, 이는 시스템 인터커넥트(18)를 통해 슬레이브 회로(34)에 통신된다. 슬레이브 회로는 마스터 회로(52)에 트랜잭션 T를 통신한다. 마스터 회로(52)는 그 후 시스템 인터커넥트(46)를 통해 SRAM(62)에 관한 트랜잭션을 실행한다. 트랜잭션은 마스터 회로(52)로부터 다시 슬레이브 회로(34)로 통신되고 시스템 인터커넥트(18)를 사용해서 슬레이브 회로(34)로부터 코어(20)에 통신된다. 이는 도 2를 참조해서 더 설명된다.
디바이스(10)의 일부가 도 2에 더 상세히 도시되어 있다. 시스템 인터커넥트(18), 슬레이브 회로(34), 구성 레지스터(26), 중간 기판(16), 마스터 회로(52), 시스템 인터커넥트(46), 코어(48), 및 외부 단말들(42, 44, 66, 68)이 도 2 및 도 1에 도시되어 있다. 슬레이브 회로(34)는 슬레이브 로직(74) 및 통신 핸드쉐이크 회로(76)를 포함한다. 슬레이브 로직(74)은 제1 인터페이스를 통해 시스템 인터커넥트(18)에 연결되고 제2 인터페이스를 통해 통신 핸드쉐이크 회로(76)에 연결된다. 마스터 회로(52)는 통신 핸드쉐이크 회로(78), 어드레스 변환 회로(80), 및 마스터 로직(82)을 포함한다. 통신 핸드쉐이크 회로(78)는 제1 인터페이스를 통해 외부 단말(66)에 연결되고 제2 인터페이스를 통해 어드레스 변환 회로(80)에 연결된다. 마스터 로직(82)은 제1 인터페이스를 통해 어드레스 변환 회로(80)에 연결되고 제2 인터페이스를 통해 시스템 인터커넥트에 연결된다. 어드레스 변환 회로 및 코어(48)는 외부 단말들(68, 44)을 통해 구성 레지스터(26)에 연결된다. 슬레이브 로직(74)은 다이(14)에 의해 실행되는 트랜잭션이 무엇인지를 알기 위해 시스템 인터커넥트(18)와 인터페이스하고 트랜잭션이 실행될 때 어드레스 및 데이터 등의 필요 정보를 연결한다. 통신 핸드쉐이크 회로(76)는 통신 핸드쉐이크 회로(78)와 통신해서, 그들 간의 신호들이 시기 적절하게 동기화된다.
코어(20)는 시스템 인터커넥트(46)에 연결된 리소스들에 액세스해서, 처리시 리소스들을 2배로 한다. NVM(60) 및 SRAM(62) 등의 메모리를 추가하는 경우에, 집적 회로(12)는 단지 시스템 인터커넥트(18)에 연결된 메모리를 사용하기 위해 요구되는 것에 비해 대응 어드레스 공간을 추가할 수 있어야만 한다. 이는 드물게 문제가 되는데, 마이크로컨트롤러 내의 시스템 메모리의 양이 코어의 어드레싱 캐퍼빌러티 보다 훨씬 적기 때문이다. 코어(20)는 적어도 32 비트들 및 가능하면 64 비트들 또는 심지어는 128 비트들의 어드레싱 캐퍼빌러티를 가질 것으로 예상된다. 오직 32 비트들을 갖는 로우 어드레싱 캐퍼빌러티에서 조차도, 어드레싱될 수 있는 메모리 로케이션들의 수는 40억을 초과한다. 각각의 로케이션에서 한 바이트가 존재하면, 메모리의 4 기가바이트를 초과하는 어드레싱 캐퍼빌러티가 된다. 그러나, 동시에, 집적 회로(14)의 메모리의 어드레스 공간은 집적 회로(12)의 경우와 동일하다. 따라서, 추가 메모리로서 집적 회로(14)의 메모리를 처리하기 위해, 코어(20)가 집적 회로(14)의 메모리를 어드레싱할 때 어드레스 변환이 있어야만 한다. 이는 도 3에 도시되어 있다. 따라서, 본 일례에서 집적 회로(12)인 주요 마이크로컨트롤러의 메모리인 주요 메모리는 어드레스 맵 내의 제1 어드레스 범위를 차지하고, 본 일례에서 집적 회로(14)인 보조 마이크로컨트롤러의 메모리인 보조 메모리는 어드레스 맵 내의 제2 어드레스 범위를 차지한다. 도 3에 도시된 바와 같이, 이러한 동일한 방법이 주변 장치 사용에도 적용된다. 집적 회로(14)의 리소스가 집적 회로(12)의 리소스에 대한 복제 리소스(duplicate resource)로서 처리되는 경우에, 변환은 필요 없다.
SRAM(62) 등의 보조 다이의 리소스가 복제 리소스로서 처리될 때, 주요 다이의 동일한 리소스 SRAM(32)을 대신한다. 동작시, 코어(20)는 시스템 인터커넥트(18)에 걸친 SRAM(32)과 연관된 어드레스 공간에 액세스하지만, 액세스는 슬레이브 1 회로(34), 중간 기판(16), 마스터 2 회로(52), 및 시스템 인터커넥트(46)를 통해 SRAM(62)으로 전환된다. 그러나, 어드레스 변환이 불필요한 이러한 동작에서, SRAM(32)과 연관된 어드레스 디코딩 로직은 디스에이블된다.
동작 예를 위해, 쓰기(write)를 위한 어드레스가 결국 SRAM(62)로 통신되면, 통신 핸드쉐이크 회로(78)는 수신할 준비가 되어 있어야만 한다. 구성 레지스터(26)의 제어 하에서, 어드레스 변환(80)은 필요한 변환들을 실행한다. 다이(12) 및 다이(14)가 동일한 디자인인 본 일례에서, 다이(14)의 NVM(60) 또는 SRAM(62) 등의 메모리에 대해 디코더(36)에 의해 할당된 메모리 공간은 다이(14)에 의해 인식된 것과 상이하다. 따라서, 변환이 필요하다. 구성 레지스터(26)는 변환이 필요하다고 통신한다. 어드레스 변환 회로(80)는 구성 레지스터(26)가 명령한 변환을 실행한다. 마스터 로직(82)은 어드레스 변환 회로(80)로부터 변환된 어드레스를 수신하고 시스템 인터커넥트(46)와 교섭하여 명령받은 트랜잭션을 실행한다. 코어(48)는 구성 레지스터(26)의 명령(command) 하에서 더 낮은 전력 모드로 된다. 코어(48)는 시동 중에 활동적일 수 있지만, 시동이 완료된 후에, 코어(48)는 파워 다운되어서 전력을 절약한다. 본 일례에서, 변환은 보조 다이에 의해 실행되지만, 대신 주요 다이에 의해 변환이 실행될 수 있다. 도 2에 도시된 바와 같이, 어드레스 변환 회로(80)는 슬레이브 로직(74) 및 통신 핸드쉐이크(76) 간에 이동될 수 있다.
다이(14)가 정보를 다시 다이(12)에 제공하는 경우에, 마스터 로직(82)은 시스템 인터커넥트(46)로부터 정보를 수신하고 정보를 어드레스 변환 회로(80)에 연결한다. 어드레스 변환 회로(80)는 구성 레지스터(26)의 명령 하에서 임의의 필요한 변환을 실행한다. 통신 핸드쉐이크 회로는 정보를 로직(74)에 적절히 통신하도록 핸드쉐이크 회로(76)에 의해 조정된다. 그 후 로직(74)은 시스템 인터커넥트와 교섭하여 코어(20)에 대한 시스템 인터커넥트를 통해 정보를 얻는다.
이러한 동작은 코어(20)가 시스템 인터커넥트(46)에 연결된 다이(14)의 리소스들을 사용할 수 있게 한다. 따라서, 각종 실험들은 차세대 집적 회로들에 대한 리소스들의 최적 조합을 결정하도록 실행될 수 있다. 실험들이 이미 존재하는 기존 집적 회로들에 의해 실행되고 있으며, 아마도 캐퍼빌러티를 향상시키고 생산하기 때문에, 새로운 리소스 조합을 갖는 집적 회로의 마케팅(market) 시간은 짧을 것으로 예상된다.
중간 기판(16)을 통해 서로 연결되어 있으며 에폭시 노볼락(epoxy novolac)과 같은 몰드 컴파운드(mold compound) 등의 인캡슐런트(encapsulant)로 캡슐화된 다이(12) 및 다이(14)를 도시한 단면도 형태의 완성된 디바이스(10)가 도 4에 도시되어 있다. 단말들이라고도 할 수 있는 대표적인 접점들은 편의상 이해하기 쉽게 도시되어 있지만, 다수의 더 많은 접점들이 실제 디바이스에 존재한다. 다이 단말들은, 예를 들어, 은으로 채워진 에폭시 또는 도체로 코팅된 에폭시 구체(epoxy sphere) 등의 도전성 유기 물질, 금, 또는 솔더(solder)일 수 있다. 다이(12)로부터의 열을 패키지 기판(84)에 연결하기 위한 히트 스프레더(86)가 또한 도시되어 있다. 중간 기판(16)은 다이(12, 14)의 단말들을 서로 연결할 뿐만 아니라 패키지 기판(84)의 상부 표면에 연결한다. 다이 간 커넥션(die to die connection)의 일례는 비아(98)를 통해 다이(14)의 단말(102)에 연결된 다이(12)의 단말(104)이다. 다른 일례는 비아(100)를 통해 다이(12)의 단말(108)에 연결된 다이(14)의 단말(106)이다. 비아들(98, 100)은 중간 기판(16)을 통하는 도금된 구멍들일 수 있다. 다이(14)와 중간 기판(16) 간의 커넥션의 일례는 도전성 라인(120)을 통해 중간 기판(16)의 패드(118)에 연결된 단말(110)이다. 다이(14)는 유사하게 중간 기판(16)의 중간 기판 패드에 연결된 단말(114)을 갖는다. 동일한 방식으로, 다이(12)는 중간 기판(16)의 패드들에 연결된 커넥션들(112, 116)을 갖는다. 본 일례에서, 다이(12) 또는 다이(14)의 패드들에 연결된 중간 기판(16) 상의 패드들은 중간 기판(16)의 패드(118)를 솔더볼(solder ball)(90)에 연결하는 와이어 본드(111) 등의 와이어 본딩에 의해 패키지 기판(84)에 연결된다. 와이어 본드 랜딩들(wire bond landings)은 패키지 기판(84)의 하부의 솔더볼들에 연결된다. 도 4에 도시된 패키지 기판(84)의 하부에 있는 다른 일례의 솔더볼들은 솔더볼들(92, 94, 96)이다. 중간 기판(16)은 실리콘 또는 질화 알루미늄 등의 세라믹과 같은 일부 다른 물질로 만들어질 수 있다. 히트 스프레더(86)는 구리 등의 금속 또는 양호한 열 전도율을 갖는 다른 타입의 물질로 만들어질 수 있다. 양호한 열 전도율 및 열팽창률 매칭은 히트 스프레더(86)를 위한 희망 목표들이다.
웨이퍼(140) 상에 도시된 다이(12, 14) 및 다이(136, 138)의 상부도가 도 5에 도시되어 있다. 다이(12, 14)는 희망했던 방식으로 중간 기판(16)에 부착하는데 편리하도록 배치된 접점들을 갖는 것으로 도시되어 있다. 본 일례에서, 다이(12, 14)는 동일하지만 다소 상이한 기능들을 갖는다. 다이(12)는 주요 또는 마스터 다이로서 기능하고, 다이(14)는 보조 또는 슬레이브 다이로서 기능한다. 일부 접점들은 특정 다이가 주요 다이일 때 사용되기 위한 것이고, 다른 접점들은 슬레이브로서 기능할 때 사용되기 위한 것이다. 접점들(102, 106, 110, 114, 120, 122, 124, 126, 154, 156)은 다이(14)에 도시되어 있다. 접점들(104, 108, 112, 116, 128, 130, 132, 134, 158, 160)은 다이(12)에 도시되어 있다. 보조 다이가 다이(14)인 경우, 그와 연관된 보조 접점들은 접점들(102, 106, 154)을 포함한다. 미사용 마스터 접점들은 122, 124, 156이다. 마스터 접점들(122, 124, 156)은, 각각, 중심 라인(142)에 대해 슬레이브 접점들(106, 102, 154)과 대칭이다. 예를 들어, 중심 라인(142)으로부터 접점(124)까지의 거리(146)는 중심 라인(142)으로부터 접점(102)까지의 거리(148)와 동일하다. 다이(12)의 경우에도 유사하게, 그와 연관된 마스터 접점들은 접점들(108, 104, 160)이다. 마스터인 다이(12)와 연관된 미사용 슬레이브 접점들은 접점들(130, 132, 158)이다. 슬레이브 접점들(130, 132, 158)은, 각각, 중심 라인(144)에 대해 마스터 접점들(108, 104, 160)과 대칭이다. 예를 들어, 중심 라인(144)으로부터 접점(104)까지의 거리(150)는 중심 라인(144)으로부터 접점(132)까지의 거리(152)와 동일하다. 이러한 대칭은 다이(12, 14)가 동일하게 하지만 슬레이브 접점들이 마스터 접점들에 대해 정렬되게 하며 마스터 접점들이 슬레이브 접점들에 대해 정렬되게 할 수 있다. 이는 다이(12, 14)의 액티브 영역들이 서로 직면하게 하며, 정렬된 중간 기판과 접촉해서, 하나의 다이의 슬레이브 접점들은 다른 다이의 마스터 접점들과 전기적으로 연결된다. 다이가 동일하고 임의의 다이가 슬레이브 또는 마스터일 수 있기 때문에, 각각의 다른 접점은 대응 대칭 접점을 갖는다.
다이가 상이할 수 있는 다른 애플리케이션들에서, 대칭은 관심사가 아닐 수도 있으며 도 4에 도시된 방법이 대칭을 요구하지 않으면서 사용될 수 있다.
도 4의 완성된 디바이스(10)의 대안으로서 완성된 디바이스(168)가 도 6에 도시되어 있다. 디바이스(168)는 도 4의 중간 기판(16)에 접촉한 방식과 유사한 방식으로 중간 기판(170)에 접촉하는 다이(12, 14)를 갖는다. 일례의 단말로서의 단말(114)은 도체(182)를 통해 중간 기판(170)의 접점에 연결된다. 디바이스(168)는, 패키지 기판(172)에 접촉하는 솔더볼(174) 등의 솔더볼들을 사용해서 중간 기판(170)에 의해 패키지 기판(172)에 접촉한다는 점과, 다이(12)가 주요 다이이며 다이(14) 위에 있다는 점에서 디바이스(10)와 상이하다. 다이(12)는 히트 스프레더가 인가될 수 있도록 노출된 액티브 사이드로부터 반대인 백사이드를 갖는다. 주요 집적 회로는 보조 집적 회로 보다 더 히트 스프레더를 필요로 한다. 이는 디바이스(168)의 외부 커넥션으로서의 솔더볼(176) 등의 솔더볼들을 나타내고, 솔더볼들이 다이 아래에 있음을 나타낸다. 일례의 도체(180)는 패키지 기판(172)을 통해 솔더볼(176)에 솔더볼(174)을 연결한다. 인캡슐런트(178)는 다이(12, 14)의 백사이드 및 중간 기판(170)을 제외하고 모두 커버한다. 솔더볼들의 어레이를 갖는 이러한 타입의 패키지는 때때로 BGA(ball grid array) 패키지라고 한다. 다이(12, 14)의 액티브 사이드들은 중간 기판(170)에 직면하며 와이어 본드들은 불필요하다.
다른 대안으로서 완성된 디바이스(190)가 도 7에 도시되어 있다. 다이(12, 14)는 디바이스들(10, 168)의 경우에서 상술된 바와 같이 중간 기판에 직면하는 액티브 사이드들을 갖는 중간 기판에 부착된다. 이러한 경우에, 패키지 기판(191)은 다이(14)에 존재하는 개구를 갖는다. 패키지 기판은 패키지 외부에 전기 접점을 제공하기 위한 도전성 부분들(194, 196) 등의 선택된 부분들을 갖는다. 도전성 부분들(194, 196)은, 예를 들어, 구리 리드 프레임, 합금(42)으로 통상 공지된 도체, 또는 QFN(quad flat no-lead) 패키지로 공지된 리드 프레임에서 유용한 다른 리드 프레임 물질의 일부일 수 있는 패키지 기판(191)의 구조의 일체로 될 부분이다. 중간 기판으로부터 도전성 부분들 까지의 전기 접점들은 상술된 단말들과 유사한 단말(195) 등의 단말들을 통한다. 일례의 도체(193)는 중간 기판을 통해 다이(12)를 단말(195)에 연결한다. 본 일례에서, 인캡슐런트(192)는 다이(12)의 상부로만 확장해서, 다이(12)의 백사이드가 노출되며 히트 스프레더가 인가될 수 있다.
다이(14)가 상부에 있고 다이(12)가 하부에 있으며 인캡슐런트(202)가 다이(14)를 커버한다는 점을 제외하고 완성된 디바이스(190)와 동일한 완성된 디바이스(200)가 도 8에 도시되어 있다. 이러한 경우에, 완성된 디바이스(200)의 하부 사이드에서 다이(12)가 노출된 백사이드를 갖고 있기 때문에, 히트 스프레더는 완성된 디바이스(200)의 하부 사이드에 인가될 필요가 있다.
디바이스들(10, 168, 190, 200)의 경우에서 상술된 바와 같이 중간 기판에 직면하는 액티브 사이드들을 갖는 중간 기판에 부착된 다이(12, 14)를 갖는 또 다른 대안으로서 유사한 완성된 디바이스(210)가 도 9에 도시되어 있다. 이러한 경우에, 솔더볼(212) 등의 솔더볼들은 디바이스(210)에 전기 커넥션을 제공하는데 사용된다. 다이(12)는 히트 스프레더의 인가를 위해 백사이드가 노출되도록 하부에 있는 것으로 도시되어 있다. 다이(14)는 상부에서 노출된 백사이드를 갖는다. 다이(112)가 디바이스(210)의 상부에서 노출된 백사이드를 갖도록 다이(12, 14)가 스위치될 수도 있다. 솔더볼(214) 등의 솔더볼들은 디바이스(210)에 부착되어 있는 것으로 도시되어 있으며, 이는 BGA가 이러한 방식으로 달성될 수 있음을 나타낸다.
따라서, 도 4 내지 도 9에 도시된 바와 같은 다이(12, 14) 패키징의 각종 변형물들이 유용하다. 패키징은 특히 다이가 동일한 상황에서 유익하지만, 이러한 패키지들은 이러한 특정 문맥 외에서도 적용될 수 있다. 2 다이가 RF 성능에 대해 최적화된 다이 및 로직을 위해 설계된 다이와 같이 매우 다양할 수 있다. 또한 2 다이는 상이한 크기일 수 있다.
이제까지 제1 집적 회로 다이 및 제2 집적 회로 다이를 포함하는 정보 처리 시스템이 제공되었음을 알아야만 한다. 제1 집적 회로 다이는, 제1 복수의 마스터 포트들 및 제1 복수의 슬레이브 포트들을 포함하고 제1 시스템 인터커넥트 프로토콜에 따라서 동작할 수 있는 제1 시스템 인터커넥트, 제1 복수의 마스터 포트들 중 제1 마스터 포트에 통신 가능하게 연결된 제1 프로세서 코어, 제1 복수의 슬레이브 포트들 중 제1 슬레이브 포트에 통신 가능하게 연결된 메모리, 및 제1 복수의 슬레이브 포트들 중 제2 슬레이브 포트에 통신 가능하게 연결된 제1 슬레이브 회로를 포함한다. 제2 집적 회로 다이는 제2 복수의 마스터 포트들 및 제2 복수의 슬레이브 포트들을 포함하고 제1 시스템 인터커넥트 프로토콜에 따라서 동작할 수 있는 제2 시스템 인터커넥트, 제2 복수의 마스터 포트들 중 제1 마스터 포트에 통신 가능하게 연결된 제2 프로세서 코어, 제2 복수의 슬레이브 포트들 중 제1 슬레이브 포트에 통신 가능하게 연결된 어드레싱 가능 슬레이브 회로 - 상기 어드레싱 가능 슬레이브 회로는 어드레스들의 어드레싱 가능 범위를 가지며, 상기 어드레스들의 어드레싱 가능 범위는 제1 집적 회로 다이의 어드레스 맵 내의 제1 어드레스 범위에 대응하고, 상기 어드레스들의 어드레싱 가능 범위는 제2 집적 회로 다이의 어드레스 맵 내의 제2 어드레스 범위에 대응함 - , 및 제2 복수의 마스터 포트들 중 제2 마스터 포트에 통신 가능하게 연결된 제1 마스터 회로를 포함한다. 제1 슬레이브 회로는 제1 시스템 인터커넥트 및 제2 시스템 인터커넥트를 통해 제1 집적 회로 다이의 시스템 인터커넥트 마스터에 의한 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스 중에 데이터를 제공하기 위한 제1 마스터 회로에 통신 가능하게 연결된다. 시스템은, 제1 슬레이브 회로 및 제1 마스터 회로 중 적어도 하나가 어드레싱 가능 슬레이브 회로의 어드레스를 제1 어드레스 범위로부터 제2 어드레스 범위로 변환하기 위한 어드레스 변환 회로를 포함한다는 점에서 더 특징화될 수 있다. 시스템은, 제1 마스터 회로가 변환 회로를 포함한다는 점에서 더 특징화될 수 있다. 시스템은 복수의 모드들 중 하나의 모드에서 동작하도록 시스템을 제어하는데 사용되는 구성 정보를 저장하는 메모리를 더 포함할 수 있으며, 복수의 모드들 중 제1 모드에서, 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스들은 제1 어드레스 범위를 어드레싱하는 제1 시스템 인터커넥트의 시스템 인터커넥트 마스터에 의해 달성되고, 제2 동작 모드에서, 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스들은 제1 집적 회로 다이의 어드레스 맵의 제3 어드레스 범위를 어드레싱하는 제1 시스템 인터커넥트의 시스템 인터커넥트 마스터에 의해 달성된다. 시스템은 어드레싱 가능 슬레이브 회로가 메모리 회로라는 점에서 더 특징화될 수 있다. 시스템은 제1 집적 회로 다이 및 제2 집적 회로 다이 간의 구성 통신 경로를 더 포함할 수 있으며, 구성 통신 경로는 제1 집적 회로 다이와 제2 집적 회로 다이 간의 동작 모드 정보를 제공하기 위한 것이다. 시스템은, 어드레싱 가능 슬레이브 회로가 메모리 회로라는 점에서 더 특징화될 수 있다. 시스템은, 어드레싱 가능 슬레이브 회로가 주변 회로라는 점에서 더 특징화될 수 있다. 시스템은, 적어도 하나의 동작 모드 중에, 제2 코어가 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스 중에 저 전력 모드가 된다는 점에서 더 특징화될 수 있다. 시스템은, 제1 집적 회로 다이가 마이크로컨트롤러이고 제2 집적 회로 다이가 마이크로컨트롤러라는 점에서 더 특징화될 수 있다. 시스템은, 제1 집적 회로가 제1 복수의 마스터 포트들 중 제2 마스터 포트에 통신 가능하게 연결되고 제1 집적 회로 다이의 외부 단말들에 연결된 제2 마스터 회로 - 외부 단말들은 사용 불가능 상태로 구성됨 - , 및 제2 복수의 슬레이브 포트들 중 제2 슬레이브 포트에 통신 가능하게 연결되고 제2 집적 회로 다이의 외부 단말들에 연결된 제2 슬레이브 회로 - 제2 집적 회로 다이의 외부 단말들은 사용 불가능 상태로 구성됨 - 를 더 포함하고, 제2 슬레이브 회로 및 제2 마스터 회로 중 적어도 하나는 어드레스를 변환하기 위한 어드레스 변환 회로를 포함한다는 점에서 더 특징화될 수 있다. 시스템은 복수의 모드들 중 한 모드에서 동작하도록 시스템을 제어하는데 사용된 구성 정보를 저장하는 메모리를 더 포함할 수 있으며, 복수의 모드들 중 제1 모드에서, 제1 집적 회로 다이는 주요 집적 회로 다이로서 동작하고, 제2 집적 회로 다이는 보조 집적 회로 다이로서 동작하며, 복수의 모드들 중 제2 모드에서, 제2 집적 회로 다이는 주요 집적 회로 다이로서 동작하고, 제1 집적 회로 다이는 보조 집적 회로 다이로서 동작한다. 시스템은, 제1 집적 회로 다이 및 제2 집적 회로 다이가 집적 회로 패키지로 통합된다는 점에서 더 특징화될 수 있다.
정보 처리 시스템을 동작하는 방법이 또한 기술된다. 본 방법은, 제1 집적 회로 다이에 전력을 제공하는 단계를 포함하며, 제1 집적 회로 다이는 제1 복수의 마스터 포트들 및 제1 복수의 슬레이브 포트들을 포함하고 시스템 인터커넥트 프로토콜에 따라서 동작할 수 있는 제1 시스템 인터커넥트, 제1 복수의 마스터 포트들 중 제1 마스터 포트에 통신 가능하게 연결된 제1 프로세서 코어, 및 제1 복수의 슬레이브 포트들 중 제1 슬레이브 포트에 통신 가능하게 연결된 제1 슬레이브 회로를 포함한다. 본 방법은, 제2 집적 회로 다이에 전력을 제공하는 단계를 더 포함하며, 제2 집적 회로 다이는 제2 복수의 마스터 포트들 및 제2 복수의 슬레이브 포트들을 포함하고 제1 시스템 인터커넥트 프로토콜에 따라서 동작할 수 있는 제2 시스템 인터커넥트, 제2 복수의 마스터 포트들 중 제1 마스터 포트에 통신 가능하게 연결된 제2 프로세서 코어, 제2 복수의 슬레이브 포트들 중 제1 슬레이브 포트에 통신 가능하게 연결된 어드레싱 가능 슬레이브 회로 - 상기 어드레싱 가능 슬레이브 회로는 어드레스들의 어드레싱 가능 범위를 가지며, 상기 어드레스들의 어드레싱 가능 범위는 제1 집적 회로 다이의 어드레스 맵 내의 제1 어드레스 범위에 대응하고, 상기 어드레스들의 어드레싱 가능 범위는 제2 집적 회로 다이의 어드레스 맵 내의 제2 어드레스 범위에 대응함 - , 및 제2 복수의 마스터 포트들 중 제2 마스터 포트에 통신 가능하게 연결된 제1 마스터 회로를 포함한다. 본 방법은 제1 집적 회로 다이의 제1 시스템 인터커넥트의 시스템 인터커넥트 마스터 회로에 의해 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스를 실행하는 단계를 더 포함하며, 데이터 액세스는 제1 시스템 인터커넥트, 제1 슬레이브 회로, 제1 마스터 회로, 및 제2 시스템 인터커넥트를 통해 실행된다. 본 방법은 제1 시스템 인터커넥트 상에 시스템 인터커넥트 마스터 회로에 의해 제1 어드레스 범위 내의 데이터 액세스의 제1 어드레스를 제공하는 단계와, 제1 슬레이브 회로에 의해 제1 시스템 인터커넥트로부터 제1 어드레스를 수신하는 단계와, 제1 어드레스 범위로부터 제2 어드레스 범위로 제1 어드레스를 변환해서 변환된 어드레스를 생성하는 단계와, 제1 마스터 회로에 의해 제2 시스템 인터커넥트 상에 변환된 어드레스를 제공하는 단계와, 제2 시스템 인터커넥트로부터 어드레싱 가능 슬레이브 회로에 의해 변환된 어드레스를 수신하는 단계를 더 포함할 수 있다. 본 방법은 상기 변환 단계가 제1 마스터 회로에 의해 실행된다는 점에서 더 특징화될 수 있다. 본 방법은 상기 변환 단계가 제1 슬레이브 회로에 의해 실행된다는 점에서 더 특징화될 수 있다. 본 방법은 제1 집적 회로 다이의 제1 시스템 인터커넥트의 시스템 인터커넥트 마스터 회로에 의해 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스를 실행하는 단계 - 상기 데이터 액세스는 제1 시스템 인터커넥트, 제1 슬레이브 회로, 제1 마스터 회로, 및 제2 시스템 인터커넥트를 통해 실행되고, 상기 데이터 액세스를 실행하는 단계는 제1 시스템 인터커넥트 상에 시스템 인터커넥트 마스터 회로에 의해 제1 어드레스를 제공하는 단계를 더 포함하며, 제1 어드레스는 제1 시스템 인터커넥트의 제1 복수의 슬레이브 포트들 중 제2 슬레이브 포트에 통신 가능하게 연결된 제2 슬레이브 회로의 어드레스 범위 내의 어드레스임 - 와, 제1 슬레이브 회로에 의해 제1 시스템 인터커넥트로부터 데이터 액세스를 수신하는 단계 - 제2 슬레이브 회로는 데이터 액세스를 수신하지 않음 - 와, 데이터 액세스를 제1 슬레이브 회로로부터 제1 마스터 회로로 제공하는 단계와, 제1 마스터 회로에 의해 제2 시스템 인터커넥트로 데이터 액세스를 제공하는 단계와, 제2 시스템 인터커넥트로부터 어드레싱 가능 슬레이브 회로에 의해 데이터 액세스를 수신하는 단계를 더 포함할 수 있다. 본 방법은 제1 집적 회로 다이의 제1 시스템 인터커넥트의 시스템 인터커넥트 마스터 회로에 의해 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스를 실행하는 단계 - 상기 데이터 액세스는 제1 시스템 인터커넥트, 제1 슬레이브 회로, 제1 마스터 회로, 및 제2 시스템 인터커넥트를 통해 실행되고, 상기 데이터 액세스를 실행하는 단계는 제1 시스템 인터커넥트 상에 시스템 인터커넥트 마스터 회로에 의해 제1 어드레스를 제공하는 단계를 더 포함하며, 제1 어드레스는 제1 시스템 인터커넥트의 제1 복수의 슬레이브 포트들 중 제2 슬레이브 포트에 통신 가능하게 연결된 제2 슬레이브 회로의 어드레스 범위 내의 어드레스임 - 와, 제1 슬레이브 회로에 의해 제1 시스템 인터커넥트로부터 데이터 액세스를 수신하는 단계 - 제2 슬레이브 회로는 데이터 액세스를 수신하지 않음 - 와, 데이터 액세스를 제1 슬레이브 회로로부터 제1 마스터 회로로 제공하는 단계와, 제1 마스터 회로에 의해 제2 시스템 인터커넥트로 데이터 액세스를 제공하는 단계와, 제2 시스템 인터커넥트로부터 어드레싱 가능 슬레이브 회로에 의해 데이터 액세스를 수신하는 단계를 더 포함할 수 있다. 본 방법은 데이터 액세스를 실행하는 중에 제2 프로세서 코어의 동작을 금지하는 단계를 더 포함할 수 있다.
더욱이, 본 설명 및 청구항들에서의 용어들 "프론트(front)", "백(back)", "상부(top)", "하부(bottom)", "~위에(over)", "~아래에(under)" 등은, 있는 경우, 설명을 목적으로 사용된 것으로, 반드시 영구적인 상대 위치들을 기술하기 위해 사용된 것은 아니다. 사용된 용어들은 적합한 상황들에서 상호 교환 가능해서, 본 명세서에 기술된 본 발명의 실시예들은, 예를 들어, 본 명세서에 도시되거나 또는 달리 기술된 바와 다른 방위들로 동작할 수 있음을 알 것이다.
본 발명이 특정 실시예들과 관련해서 본 명세서에서 기술되었지만, 각종 수정 및 변경이 이하의 청구항들에 기재된 본 발명의 범위 내에서 이루어질 수 있다. 예를 들어, 크로스바가 시스템 인터커넥트의 일례로서 지시되었지만, 다른 타입의 시스템 인터커넥트가 사용될 수 있다. 또한, 보조 다이의 코어는 파워 다운되는 것으로 기술되었다. 파워 다운은 반드시 모든 전력을 제거하는 것이 아니며, 간단히 코어에 대한 클럭을 간단히 중지시키거나 또는 코어의 일부 부분으로부터 전력을 선택적으로 제거하는 등과 같이 전력이 좀 덜한 것일 수 있다. 코어의 전력 소비를 감소시키는 다른 일례들이 사용될 수 있다. 따라서, 본 설명 및 도면들은 제한적인 의미라기 보다는 예시적인 의미로 간주되며, 모든 수정물들은 본 발명의 범위 내에 포함된다. 특정 실시예들과 관련해서 본 명세서에 기술된 임의의 이점들, 장점들, 또는 문제에 대한 해결책들은 임의의 청구항 또는 모든 청구항들의 결정적이거나, 필수적이거나 또는 본질적인 피처 또는 요소로서 해석되지 않는다.
본 명세서에 사용된 용어 "연결(coupled)"은 직접적인 연결 또는 기계적인 연결로 제한되지 않는다.
또한, 본 명세서에 사용된 용어들 "하나의(a, an)"는 하나 이상으로서 정의된다. 또한, 동일한 청구항이 "적어도 하나의(at least one)" 및 "하나 이상의(one or more)" 등의 서두 구절들 및 "하나의(a, an)" 등의 부정 관사들을 포함하더라도, 청구항들에서 "적어도 하나의(at least one)" 및 "하나 이상의(one or more)" 등의 서두 구절들의 사용은 부정 관사들 "하나의(a, an)"에 의해 다른 청구항 요소의 서두는 소개된 청구항 요소를 포함하는 임의의 특정 청구항을 이러한 오직 하나의 요소만을 포함하는 발명들로 제한함을 의미하는 것으로 해석되지 않는다. 정관사의 사용에도 위와 동일한 내용이 유효하다.
달리 지시되지 않는 한, "제1(first)", "제2(second)" 등의 용어들은 이러한 용어들이 기술하는 요소들을 임의로 구별하는데 사용된다. 따라서, 이러한 용어들은 반드시 이러한 요소들의 시간적인 또는 다른 우선 순위를 나타내는 것이 아니다.

Claims (20)

  1. 정보 처리 시스템으로서,
    제1 집적 회로 다이; 및
    제2 집적 회로 다이
    를 포함하며,
    상기 제1 집적 회로 다이는,
    제1 시스템 인터커넥트 - 상기 제1 시스템 인터커넥트는 상기 제1 복수의 마스터 포트들 및 제1 복수의 슬레이브 포트들을 포함하고, 상기 제1 시스템 인터커넥트는 제1 시스템 인터커넥트 프로토콜에 따라서 동작할 수 있음 - 와,
    상기 제1 복수의 마스터 포트들 중 제1 마스터 포트에 통신 가능하게 연결된 제1 프로세서 코어와,
    상기 제1 복수의 슬레이브 포트들 중 제1 슬레이브 포트에 통신 가능하게 연결된 메모리와,
    상기 제1 복수의 슬레이브 포트들 중 제2 슬레이브 포트에 통신 가능하게 연결된 제1 슬레이브 회로
    를 포함하며,
    상기 제2 집적 회로 다이는,
    제2 시스템 인터커넥트 - 상기 제2 시스템 인터커넥트는 제2 복수의 마스터 포트들 및 제2 복수의 슬레이브 포트들을 포함하고, 상기 제2 시스템 인터커넥트는 상기 제1 시스템 인터커넥트 프로토콜에 따라서 동작할 수 있음 - 와,
    상기 제2 복수의 마스터 포트들 중 제1 마스터 포트에 통신 가능하게 연결된 제2 프로세서 코어와,
    상기 제2 복수의 슬레이브 포트들 중 제1 슬레이브 포트에 통신 가능하게 연결된 어드레싱 가능 슬레이브 회로 - 상기 어드레싱 가능 슬레이브 회로는 어드레스들의 어드레싱 가능 범위를 가지며, 상기 어드레스들의 어드레싱 가능 범위는 상기 제1 집적 회로 다이의 어드레스 맵 내의 제1 어드레스 범위에 대응하고, 상기 어드레스들의 어드레싱 가능 범위는 상기 제2 집적 회로 다이의 어드레스 맵 내의 제2 어드레스 범위에 대응함 - 와,
    상기 제2 복수의 마스터 포트들 중 제2 마스터 포트에 통신 가능하게 연결된 제1 마스터 회로
    를 포함하며,
    상기 제1 슬레이브 회로는 상기 제1 마스터 회로에 통신 가능하게 연결되고 상기 제1 시스템 인터커넥트 및 상기 제2 시스템 인터커넥트를 통해 상기 제1 집적 회로 다이의 시스템 인터커넥트 마스터에 의한 상기 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스 동안에 데이터를 제공하는 정보 처리 시스템.
  2. 제1항에 있어서,
    상기 제1 슬레이브 회로 및 상기 제1 마스터 회로 중 적어도 하나는 상기 어드레싱 가능 슬레이브 회로의 어드레스를, 상기 제1 어드레스 범위로부터 상기 제2 어드레스 범위로 변환하기 위한 어드레스 변환 회로를 포함하는 정보 처리 시스템.
  3. 제1항에 있어서,
    상기 제1 마스터 회로는 변환 회로를 포함하는 정보 처리 시스템.
  4. 제1항에 있어서,
    복수의 모드들 중 하나의 모드에서 동작하도록 상기 시스템을 제어하는데 사용되는 구성 정보를 저장하도록 구성된 메모리
    를 더 포함하고,
    상기 복수의 모드들 중 제1 모드에서, 상기 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스들은 상기 제1 어드레스 범위를 어드레싱하는 상기 제1 시스템 인터커넥트의 시스템 인터커넥트 마스터에 의해 달성되고,
    제2 동작 모드에서, 상기 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스들은 상기 제1 집적 회로 다이의 상기 어드레스 맵의 제3 어드레스 범위를 어드레싱하는 상기 제1 시스템 인터커넥트의 시스템 인터커넥트 마스터에 의해 달성되는 정보 처리 시스템.
  5. 제4항에 있어서,
    상기 어드레싱 가능 슬레이브 회로가 메모리 회로인 정보 처리 시스템.
  6. 제1항에 있어서,
    상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이 간의 구성 통신 경로를 더 포함하며,
    상기 구성 통신 경로는 상기 제1 집적 회로 다이와 상기 제2 집적 회로 다이 간의 동작 모드 정보를 제공하기 위한 것인 정보 처리 시스템.
  7. 제1항에 있어서,
    상기 어드레싱 가능 슬레이브 회로는 메모리 회로인 정보 처리 시스템.
  8. 제1항에 있어서,
    상기 어드레싱 가능 슬레이브 회로는 주변 회로인 정보 처리 시스템.
  9. 제1항에 있어서,
    적어도 하나의 동작 모드 동안에, 상기 제2 코어는 상기 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스들 동안에 저 전력 모드에 있는 정보 처리 시스템.
  10. 제1항에 있어서,
    상기 제1 집적 회로 다이는 마이크로컨트롤러로서 특성화되고 상기 제2 집적 회로 다이는 마이크로컨트롤러로서 특성화되는 정보 처리 시스템.
  11. 제1항에 있어서,
    상기 제1 집적 회로 다이는,
    상기 제1 복수의 마스터 포트들 중 제2 마스터 포트에 통신 가능하게 연결되고, 상기 제1 집적 회로 다이의 외부 단자들에 연결된 된 제2 마스터 회로를 더 포함하고, 상기 외부 단자들은 사용 불가능 상태로 구성되며,
    상기 제2 집적 회로 다이는,
    상기 제2 복수의 슬레이브 포트들 중 제2 슬레이브 포트에 통신 가능하게 연결되고, 상기 제2 집적 회로 다이의 외부 단자들에 연결된 제2 슬레이브 회로를 더 포함하고, 상기 제2 집적 회로 다이의 상기 외부 단자들은 사용 불가능 상태로 구성되며,
    상기 제2 슬레이브 회로 및 상기 제2 마스터 회로 중 적어도 하나는 어드레스를 변환하기 위한 어드레스 변환 회로를 포함하는
    정보 처리 시스템.
  12. 제1항에 있어서,
    복수의 모드들 중 하나의 모드에서 동작하도록 상기 시스템을 제어하는데 사용되는 구성 정보를 저장하도록 구성된 메모리를 더 포함하고,
    상기 복수의 모드들 중 제1 모드에서, 상기 제1 집적 회로 다이는 주요(primary) 집적 회로 다이로서 동작하고, 상기 제2 집적 회로 다이는 보조(secondary) 집적 회로 다이로서 동작하며,
    상기 복수의 모드들 중 제2 모드에서, 상기 제2 집적 회로 다이는 주요 집적 회로 다이로서 동작하고, 상기 제1 집적 회로 다이는 보조 집적 회로 다이로서 동작하는 정보 처리 시스템.
  13. 제1항에 있어서,
    상기 제1 집적 회로 다이 및 상기 제2 집적 회로 다이는 하나의 집적 회로 패키지 내에 통합되는 정보 처리 시스템.
  14. 정보 처리 시스템을 동작시키는 방법으로서,
    제1 집적 회로 다이에 전력을 제공하는 단계와,
    제2 집적 회로 다이에 전력을 제공하는 단계
    를 포함하며,
    상기 제1 집적 회로 다이는,
    제1 시스템 인터커넥트 - 상기 제1 시스템 인터커넥트는 제1 복수의 마스터 포트들 및 제1 복수의 슬레이브 포트들을 포함하고, 상기 제1 시스템 인터커넥트는 제1 시스템 인터커넥트 프로토콜에 따라서 동작할 수 있음 - 와,
    상기 제1 복수의 마스터 포트들 중 제1 마스터 포트에 통신 가능하게 연결된 제1 프로세서 코어와,
    상기 제1 복수의 슬레이브 포트들 중 제1 슬레이브 포트에 통신 가능하게 연결된 제1 슬레이브 회로
    를 포함하며,
    상기 제2 집적 회로 다이는,
    제2 시스템 인터커넥트 - 상기 제2 시스템 인터커넥트는 제2 복수의 마스터 포트들 및 제2 복수의 슬레이브 포트들을 포함하고, 상기 제2 시스템 인터커넥트는 상기 제1 시스템 인터커넥트 프로토콜에 따라서 동작할 수 있음 - 와,
    상기 제2 복수의 마스터 포트들 중 제1 마스터 포트에 통신 가능하게 연결된 제2 프로세서 코어와,
    상기 제2 복수의 슬레이브 포트들 중 제1 슬레이브 포트에 통신 가능하게 연결된 어드레싱 가능 슬레이브 회로 - 상기 어드레싱 가능 슬레이브 회로는 어드레스들의 어드레싱 가능 범위를 가지며, 상기 어드레스들의 어드레싱 가능 범위는 상기 제1 집적 회로 다이의 어드레스 맵 내의 제1 어드레스 범위에 대응하고, 상기 어드레스들의 어드레싱 가능 범위는 상기 제2 집적 회로 다이의 어드레스 맵 내의 제2 어드레스 범위에 대응함 - 와,
    상기 제2 복수의 마스터 포트들 중 제2 마스터 포트에 통신 가능하게 연결된 제1 마스터 회로
    를 포함하며,
    상기 제1 집적 회로 다이의 상기 제1 시스템 인터커넥트의 시스템 인터커넥트 마스터 회로에 의해 상기 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스를 실행하는 단계를 더 포함하며,
    상기 데이터 액세스는 상기 제1 시스템 인터커넥트, 상기 제1 슬레이브 회로, 상기 제1 마스터 회로, 및 상기 제2 시스템 인터커넥트를 통해 실행되는 정보 처리 시스템 동작 방법.
  15. 제14항에 있어서,
    상기 데이터 액세스를 실행하는 단계는,
    상기 제1 시스템 인터커넥트 상에 상기 시스템 인터커넥트 마스터 회로에 의해 상기 제1 어드레스 범위 내의 상기 데이터 액세스의 제1 어드레스를 제공하는 단계와,
    상기 제1 슬레이브 회로에 의해 상기 제1 시스템 인터커넥트로부터 상기 제1 어드레스를 수신하는 단계와,
    상기 제1 어드레스 범위로부터 상기 제2 어드레스 범위로 상기 제1 어드레스를 변환해서 변환된 어드레스를 생성하는 단계와,
    상기 제1 마스터 회로에 의해 상기 제2 시스템 인터커넥트 상에 상기 변환된 어드레스를 제공하는 단계와,
    상기 제2 시스템 인터커넥트로부터 상기 어드레싱 가능 슬레이브 회로에 의해 상기 변환된 어드레스를 수신하는 단계
    를 더 포함하는 정보 처리 시스템 동작 방법.
  16. 제15항에 있어서,
    상기 변환 단계는 상기 제1 마스터 회로에 의해 실행되는 정보 처리 시스템 동작 방법.
  17. 제15항에 있어서,
    상기 변환 단계는 상기 제1 슬레이브 회로에 의해 실행되는 정보 처리 시스템 동작 방법.
  18. 제15항에 있어서,
    상기 제1 집적 회로 다이의 상기 제1 시스템 인터커넥트의 시스템 인터커넥트 마스터 회로에 의해 상기 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스를 실행하는 단계를 더 포함하고,
    상기 데이터 액세스는 상기 제1 시스템 인터커넥트, 상기 제1 슬레이브 회로, 상기 제1 마스터 회로, 및 상기 제2 시스템 인터커넥트를 통해 실행되며,
    상기 데이터 액세스를 실행하는 단계는,
    상기 제1 시스템 인터커넥트 상에 상기 시스템 인터커넥트 마스터 회로에 의해 제1 어드레스를 제공하는 단계 - 상기 제1 어드레스는 상기 제1 시스템 인터커넥트의 상기 제1 복수의 슬레이브 포트들 중 제2 슬레이브 포트에 통신 가능하게 연결된 제2 슬레이브 회로의 어드레스 범위 내의 어드레스임 - 와,
    상기 제1 슬레이브 회로에 의해 상기 제1 시스템 인터커넥트로부터 상기 데이터 액세스를 수신하는 단계 - 상기 제2 슬레이브 회로는 상기 데이터 액세스를 수신하지 않음 - 와,
    상기 데이터 액세스를 상기 제1 슬레이브 회로로부터 상기 제1 마스터 회로로 제공하는 단계와,
    상기 제1 마스터 회로에 의해 상기 제2 시스템 인터커넥트로 상기 데이터 액세스를 제공하는 단계와,
    상기 제2 시스템 인터커넥트로부터 상기 어드레싱 가능 슬레이브 회로에 의해 상기 데이터 액세스를 수신하는 단계
    를 더 포함하는 정보 처리 시스템 동작 방법.
  19. 제15항에 있어서,
    상기 제1 집적 회로 다이의 상기 제1 시스템 인터커넥트의 시스템 인터커넥트 마스터 회로에 의해 상기 어드레싱 가능 슬레이브 회로에 대한 데이터 액세스를 실행하는 단계를 더 포함하고,
    상기 데이터 액세스는 상기 제1 시스템 인터커넥트, 상기 제1 슬레이브 회로, 상기 제1 마스터 회로, 및 상기 제2 시스템 인터커넥트를 통해 실행되며,
    상기 데이터 액세스를 실행하는 단계는,
    상기 제1 시스템 인터커넥트 상에 상기 시스템 인터커넥트 마스터 회로에 의해 제1 어드레스를 제공하는 단계 - 상기 제1 어드레스는 상기 제1 시스템 인터커넥트의 상기 제1 복수의 슬레이브 포트들 중 제2 슬레이브 포트에 통신 가능하게 연결된 제2 슬레이브 회로의 어드레스 범위 내의 어드레스임 - 와,
    상기 제1 슬레이브 회로에 의해 상기 제1 시스템 인터커넥트로부터 상기 데이터 액세스를 수신하는 단계 - 상기 제2 슬레이브 회로는 상기 데이터 액세스를 수신하지 않음 - 와,
    상기 데이터 액세스를 상기 제1 슬레이브 회로로부터 상기 제1 마스터 회로로 제공하는 단계와,
    상기 제1 마스터 회로에 의해 상기 제2 시스템 인터커넥트로 상기 데이터 액세스를 제공하는 단계와,
    상기 제2 시스템 인터커넥트로부터 상기 어드레싱 가능 슬레이브 회로에 의해 상기 데이터 액세스를 수신하는 단계
    를 더 포함하는 정보 처리 시스템 동작 방법.
  20. 제14항에 있어서,
    데이터 액세스를 실행하는 동안에 상기 제2 프로세서 코어의 동작을 금지하는 단계를 더 포함하는 정보 처리 시스템 동작 방법.
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