TWI475805B - 用於微機電系統共振器之方法與裝置 - Google Patents

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Description

用於微機電系統共振器之方法與裝置
本發明一般地涉及振盪器(oscillator)和共振器(resonator)。具體而言，本發明提供一種用於製作和操作被耦合至CMOS基板的共振器的方法和裝置。
本發明一般地涉及振盪器(oscillator)和共振器(resonator)。具體而言，本發明提供了一種用於製作和操作被耦合到CMOS基板的共振器的方法和裝置。更具體而言，在一實施例中，一個或多個單晶矽振盪器結構由CMOS基板控制。在特定實施例中，共振器結構的至少一部分是通過晶圓級層轉移步驟由接合至CMOS基板的單晶矽層所製作。本發明的其它實施例具有更為廣泛的應用範圍。
石英共振器已被用於振盪器和/或感應器件。例如，石英共振器被廣泛用在手錶中的振盪器和其它應用中，這些應用受益於石英共振器的小尺寸、低成本和堅固耐用。石英共振器透過響應於刺激而發生諧振來工作，所述刺激可以是諸如加速度、外力或壓力之類的物理事件。或者，石英共振器可以響應於電信號而發生諧振，從而充當一頻率源。
除了石英共振器之外，微機電系統(MEMS)已被用來製作實現共振器設計的結構。例如，具有極好的機械強度和很好的材料品質的矽材料已被用於各種MEMS共振器中。對MEMS共振器而言，矽是一種極具吸引力的材料，這不僅由於具有利的材料屬性，而且也是由於考慮到現有的半導體處理技術所带來的優點。基於積體電路工業所研發的處理技術，基於矽的MEMS共振器的製作工藝總體得到了很好的發展。
儘管在MEMS共振器領域取得一些進展，但是在本領域中仍然需要改進用於基於矽的共振器和振盪器的方法和系統。
根據本發明，提供用於振盪器和共振器的技術。具體而言，本發明提供一種用於製作和操作被耦合至CMOS基板的基於矽的共振器的方法和裝置。更具體而言，在一個實施例中，一個或多個單晶矽振盪器結構由CMOS基板所控制。在特定實施例中，共振器結構的至少一部分是通過晶圓級層轉移步驟由接合至CMOS基板的單晶矽層所製作。本發明的其它實施例具有更為廣泛的應用範圍。
根據本發明的一個實施例，提供一種共振器。該共振器包括具有第一電極和第二電極的CMOS基板。該CMOS基板被配置為向第一電極提供一個或多個控制信號。該共振器還包括共振器結構，該共振器結構包括矽材料層。該共振器結構被耦合至CMOS基板並被配置為響應於所述一個或多個控制信號而發生諧振。
根據本發明的另一實施例，提供一種共振器系統。該共振器系統包括具有適合於提供驅動信號的第一電極和適合於提供感應信號的第二電極的CMOS基板。該共振器系統還包括被耦合至CMOS基板的共振器結構。該共振器結構包括被機械地耦合至CMOS基板的鉸鏈和包括單晶矽層的矽共振器。矽共振器被機械地耦合至所述鉸鏈。在特定實施例中，鉸鏈包括所述單晶矽層。
根據本發明的又一實施例，提供一種製作共振器裝置的方法。該方法包括提供包括至少一個電極的CMOS基板，以及將共振器基板接合至所述CMOS基板。該方法還包括去除所述共振器基板的一部分以提供共振器層，以及隨後對共振器層圖案化以形成所述共振器。在特定實施例中，該方法還包括在所述CMOS基板上沉積電介質層，以及在將所述共振器基板接合至所述CMOS基板之前執行CMP步驟以形成鍵結表面。
使用本發明可以得到優於傳統技術的很多優點。一些實施例提供包括一個或多個具有長壽命和高可靠性的共振器的系統和相關方法。其它實施例提供具有高精度的振盪器系統。在特定實施例中，在利用晶圓級層轉移步驟所形成的單晶矽層中製作共振器結構。取決於不同的實施例，可能存在這些優點中的一個或多個。下面更具體地透過整個說明書來描述這些和其它優點。參考下面的詳細描述和附圖，可以更全面地理解本發明的各種附加目的、特徵和優點。
本發明的實施例提供對於計時器件應用而言很有用的MEMS結構。透過將MEMS技術與CMOS電路相結合，可以製作可用於各種應用中的振盪器和共振器結構。在此所描述的示例只是為了說明的目的而提供的，不希望限制本發明的實施例。
圖1係為根據本發明一個實施例的MEMS共振器的一部分的簡化透視圖。該MEMS共振器100包括被機械地耦合至一個或多個彈性構件112的可移動結構110。該可移動結構110對利用驅動電極120所提供的電信號做出物裡響應。進而，感應電極(sense electrode)122對可移動結構110的物理振盪做出電響應。雖然在圖1中未示出，但是該CMOS基板提供對共振器結構的機械支持。此外，CMOS基板向共振器結構提供電輸入，並且從共振器結構接收電輸出。與CMOS基板相關的其它討論會在下面更詳細地透過整個說明書提供。
雖然在圖1中可移動構件110和彈性構件112的厚度被圖示為小於電極120/122的厚度，但是這並不是本發明的實施例所要求的。在文中所描述的特定實施例中，可移動構件110、彈性構件112和電極120/122從單一層製作，從而提供具有相同厚度的結構。在其它實施例中，被沉積或者以其它方式形成的附加層可以實現適合於特定應用的不同厚度的結構。可移動盤片的形狀被圖示為圓形，這種圖示只是一種示例。在其它實施例中，可以採用適合於特定振盪器應用的其它形狀。本領域技術人員將意識到很多變形、修改和替換。
圖2係為根據本發明一個實施例的矽樑共振器的簡化透視圖。參考圖2，多個共振器結構210被製作於一層或多層材料205中。在圖2所示的實施例中，共振器結構210由其上沉積一層或多層導電層的矽材料(例如，單晶矽)製成。根據具體應用，選擇共振器結構的形狀和尺寸以及共振器結構和在層205中或層205上設置的其它組件之間的距離來實現在預定頻率範圍內的振盪。利用已發展成熟的半導體處理技術，在本發明的各個實施例中，可以容易地提供並採用對這些結構和尺寸的高級控制。雖然圖2中未示出驅動電極和感應電極，但是可在層205中或層205上設置該些電極以提供共振器結構210之間的相互作用。
圖3A係為在横向諧振模式下操作的圖2所示的矽樑共振器的一部分的簡化圖示。如圖3A中所示，可移動構件在形成第一電極220、第二電極222和矽樑共振器210的層的平面中振盪。在該平面中的運動用矽樑共振器和第二電極222之間的水平箭頭來表示。電極220和222(它們分別可以是驅動電極和感應電極)均與矽樑共振器210電絕緣。
在本發明的示例性實施例中，矽共振器結構的厚度大約為0.2μm，但是其它實施例可以根據具體應用使用更厚或更薄的層。在特定實施例中，矽共振器是由單晶矽層製作，下面會更完整地進行描述。在CMOS基板201上所支起的單晶矽樑的尺寸和形狀以及各個組件之間的間隔可根據應用被選擇以提供預定的振盪行為。圖2、3A、3B和3C中所示的形狀只是可能結構的示例，而不希望限制本發明的實施例的範圍。
圖3B係為在縱向諧振模式下操作的圖2所示的矽樑共振器的一部分的簡化圖示。在圖3B中所示的實施例中，電極230(通常是驅動電極)位於在共振器結構210下面的表面201上或者從表面201延伸出來。取決於具體設計，電極230的大小可以比共振器結構210小，或者横向延伸至共振器結構的邊緣以外。該第一電極230使得能够在垂直方向上建立電壓，從而提供共振器結構的共振式垂直振盪，如垂直箭頭所示。由於共振器結構210在垂直方向上的運動會引起在電極232和234與共振器結構210之間的間隔上的電容的變化，所以可以使用如圖3B的電極232和234來感應共振器結構的運動。本領域普通技術人員將意識到很多變形、修改和替換。
圖3C係為在旋轉諧振模式下操作的圖2所示的矽樑共振器的一部分的簡化圖示。被驅動為彼此不協調的電極240和250被用於在旋轉模式(扭轉模式)下驅動共振器結構210，如圖3C中共振器結構210右邊的彎曲箭頭所示。在其它實施例中，透過選擇電極240和250上的電壓的相位以提供所期望的旋轉運動。或者，透過將共振器結構210的側面引向或引離驅動電極，可以使用電極242A和242B來感應共振器結構的旋轉運動。本領域普通技術人員將意識到很多變形、修改和替換。
圖4A－4L示出根據本發明一個實施例的MEMS共振器製作的簡化處理流程。圖4A－4L中所示的步驟只是處理流程的示例，不希望限制本發明的實施例的範圍。參考圖4A，提供CMOS基板410，其包括被設置在CMOS基板表面上的多個電極412。該些電極被電性連接至CMOS基板中的其它電路(未示出)。為了清楚起見，未示出CMOS基板中的其它組件。在一個實施例中，CMOS基板是被充分處理過的CMOS基板。該CMOS基板可以包括邏輯單元和記憶體。本領域普通技術人員將意識到很多變形、修改和替換。
在圖4A中，示出經過通孔形成步驟之後的CMOS基板410。所圖示的電極412可以使用低溫(例如，低於350℃)PVD金屬沉積製程形成。通常，電極412被製作為多層金屬疊層，例如1,000的氮化鈦(TiN)、8,000的鋁和另一1,000的TiN。當然，在替代實施例中，可以利用其它導電且/或為附加層提供機械支撑的合適的材料以形成電極412。利用使用微影技術和蝕刻製程的圖案化(patterning)處理以使沉積後的電極412形成圖案。
圖4B示出CMOS基板410上的電介質層420的沉積和平坦化。電介質層可以由氧化矽、氮化矽、氮氧化矽或者它們的組合等來形成。在沉積之後，可以例如使用CMP製程來使電介質層420的上表面平坦化，以形成具有預定的表面粗糙度特徵的鍵結(bonding)表面。在一個實施例中，表面粗糙度小於5RMS。
在特定實施例中，利用高密度電漿(High Density Plasma，HDP)絕緣體沉積、平坦化和圖案化製程來製作圖4B中所示的電介質層420。在所圖示的實施例中，使用化學機械研磨(CMP)工藝以實現平坦化，雖然這不是本發明所要求的。在圖4B所示的實施例中，層420是使用低溫(例如，低於350℃)HDP工藝進行沉積的氧化層，儘管在替代實施例中也可以採用提供電絕緣和對附加層的機械支撑的其它層。電極412如前所示，並且在沉積步驟期間被氧化層覆蓋。
在一個實施例中，層420係由氧化矽(Six Oy ，例如SiO2 )所製成，但這不是本發明所要求的。在本發明的範圍內，可以使用其它合適的材料。例如，在替代實施例中可以採用由氮化矽(Six Ny ，例如Si3 N4 )製成的層。在其它實施例中，可以使用氮氧化矽(SiON)來製作層420。此外，在根據本發明的另一替代實施例中，可以採用包括非晶多晶矽在內的多晶矽材料。該些材料的組合可被用來形成複合層。具有適當特性的材料都可以作為圖4B中所示的氧化矽材料的替代材料，所述適當特性包括能够與下層形成牢固的鍵結、對CMOS基板410良好的黏接性和機械硬度。
此外，在本發明的一些實施例中，用於沉積用來製作層420的一層或多層的製程是根據與器件基板相關聯的結構來執行。例如，一些CMOS電路可能會由於進行高溫沉積製程而受到不利影響，因為這些高溫沉積製程可能會損壞金屬(例如，鋁的回流(reflow))或者導致與CMOS電路相結合的接面擴散。因而，在本發明的特定實施例中，使用低溫沉積、圖案化和刻蝕製程(例如在低於500℃的溫度下進行的製程)來形成層420。在另一特定實施例中，使用在低於500℃下進行的沉積、圖案化和刻蝕工藝來形成層420。
在特定實施例中，具有第一預定厚度的層420被沉積在CMOS基板410上。在特定實施例中，第一厚度大約為2μm。在其它實施例中，第一厚度從大約1.0μm到大約3.0μm變化。當然，該厚度將取決於具體應用。在一些沉積製程中，被沉積的層420的上表面在基板上是均勻的，形成一平坦的表面。然而，沉積之後所形成的平坦表面並不是本發明所要求的。在特定的沉積製程中，電極412的圖案化本質導致層420的厚度隨著横向位置的不同而變化，產生並不完全平整的上表面。
為了使被沉積的層420的上表面平坦化，在本發明的一個實施例中執行可選的CMP步驟。經過CMP製程所產生的結果由圖4B中所示的層420的上表面所示，其中層420的厚度為小於第一厚度的第二厚度。在CMP製程期間，材料被去除，從而得到具有第二厚度的高度抛光且平坦化的層。在特定實施例中，平坦化的表面的均方根(RMS)粗糙度大約小於或等於4。如下所述，在CMP製程期間所產生的非常平滑的表面促進如圖4E中所示的基板鍵結。在根據本發明的實施例中，層420的第二厚度大約為0.8μm。或者，在其它實施例中，第二厚度從大約0.5μm到大約2.5μm變化。當然，該厚度將取決於具體應用。
圖4C圖示電介質層420中的空腔430的形成。該空腔的尺寸根據具體應用而選擇，下面會更充分地描述。參考圖4C，使用圖案化或材料去除步驟(例如蝕刻)以在層420中形成空腔430。該空腔430從沉積層420的上表面延伸至CMOS基板的頂部。選擇空腔的尺寸以為MEMS共振器的可移動部分提供旋轉空間，下面會更充分地描述。雖然為了清楚起見未在圖4C中示出，但是可以在CMOS基板的多個部分處形成附加的空腔，以用於使用同一基板製作的其它MEMS共振器。
該空腔430由垂直於層420的上表面所測得的空腔深度和空腔的横向面積所定義的容積來表徵。根據本發明的實施例，由層420的上表面所定義的表面面積大於空腔430的組合横向面積。將層420的上表面設置為具有比空腔的横向面積大的表面面積促進下面結合圖4E討論的基板鍵結，這是由於鍵結面積大於未鍵結面積。在特定實施例中，對於每100μm2 的層420的表面，空腔的横向面積大約為25μm2 。因而，空腔的横向面積從在形成空腔之前層420上表面的總的初始表面面積的百分之幾到百分之幾十變化，並且鍵結面積延伸覆蓋層420的大部分表面面積。在本發明的實施例中，由於這種面積比例，使得與鍵結面積相關的層轉移步驟之後的鍵結效率較高。
作為製作過程的另一部分，絕緣層覆矽(silicon－on－insulator，SOI)晶片被放在與CMOS基板物理上接近的地方，如圖4D中所示。圖4D中所示的SOI晶片包括單晶矽層、氧化層和基板層。在替代實施例中，可以使用其它SOI基板，其它SOI基板可包括注入層或其它分隔層。適合用在本文所描述的實施例中的SOI基板可從法國Bernin的Soitec、美國加州San Jose的Silicon Genesis,Corporation或St.Peters,MO的MEMC Electronic Materials,Inc.獲得。
在本發明的實施例中，由圖4D部分地示出的層轉移技術根據具體應用提供各種厚度的層440。例如，對於基本在與層440的平面垂直的方向上振盪的共振器而言，層440的厚度被提供為從大約1.0μm到大約0.1μm變化。由於設置如此薄層，所以共振器結構具有足够的彈性，以響應於位於共振器結構側邊或其下邊的相應電極的激勵來相對於層440的平面垂直振盪。另一示例性共振器結構採用在基本與層440的平面平行的方向上振盪的共振器結構。對於這種示例性共振器，層440的厚度通常從大約1.0μm到大約10.0μm變化。
圖4E圖示其中SOI晶片被鍵結至CMOS基板的晶片鍵結方法。一些實施例中的鍵結方法是適合於保護CMOS基板上的積體電路的低溫製程。如圖4E中所示，SOI晶片的單晶矽層440在基板鍵結過程期間被鍵結至電介質層420的上部。在2007年2月6日出版的題為“Method and Structure for Forming an Integrated Spatial Light Modulator”的美國專利第7,172,921號中提供了關於基板鍵結方式的附加信息，該在先專利被共同轉讓並透過引用結合於此以用於所有目的。
可以使用多種技術來進行基板鍵結。在特定實施例中，使用室溫共價鍵結方法來進行鍵結，此方法導致在鍵結表面形成化學鍵。此低溫鍵結方式維持CMOS基板的結構和電特性完整。每個面都透過例如電漿活化、濕式處理等被清洗和活化。使得被活化的表面彼此接觸以產生黏合作用。在一些鍵結方法中，在每個基板結構上提供機械力來將各個面按壓在一起。在層440為矽且層420為氧化矽的實施例中，在兩個面之間產生矽支撑鍵(silicon bearing bond)。在替代實施例中，在鍵結之前在層420的上表面上形成氧化層，以提供氧化物－氧化物鍵界面。在一個實施例中，透過CMP製程抛光層420的上表面，同時層440的鍵結表面也被抛光，以提供有利於共價鍵結方式的非常平滑的表面。根據本發明的實施例，在基板鍵結方式中沒有採用中間鍵結材料(例如環氧樹脂)。當然，本領域普通技術人員將意識到很多變形、修改和替換。
根據本發明的實施例，採用如此鍵結技術，該些技術所提供的界面的特徵在於鍵結面積/總面積的比大於10%。例如，透過附著力測試來表徵的鍵結面積大於層420的上表面的表面面積的10%。在其它實施例中，鍵結面積/總面積的比大於50%。在另外一些實施例中，鍵結面積/總面積的比大於80%。作為總界面面積的函數的鍵結面積的增大將導致扭轉彈性鉸鏈(hinge)層和被耦合至基板的支撑結構之間產生更強力的機械性連接。
如圖4E中所示，在鍵結過程期間，在兩個基板之間形成密封空腔。在整個說明書中會更充分地描述，先前在圖4C中所示的過程期間使用微影技術和蝕刻製程形成的空腔430，為MEMS共振器的各個構件在操作期間的旋轉提供了空間。CMOS基板限定空腔的下邊界，並且氧化層420的厚度限定空腔的高度。因而，CMOS基板和層440之間的間隔距離由電介質層420的厚度限定。
根據一些實施例，在基板鍵結和減薄過程的一部分期間，利用直接注入技術的薄SOI基板被使用。在一些實施例中，不使用外延技術，其提供較低的成本和單晶矽層更好的均勻性。在其它實施例中，為了增加單晶矽層440的厚度，在初步製成SOI晶片之後使用外延技術。此外，雖然圖4D示出使用包括單晶矽層440的SOI晶片，但是這不是本發明的實施例所要求的。例如，包括外延多晶矽的矽層也被包括在本發明的範圍內。如結合圖4D所討論的，由針對特定共振器的應用來部分地確定層440的厚度，層440可以包括透過外延生長、濺射或其它沉積技術所形成的一個或多個子層。因此，本發明的實施例提供各種厚度的層440，從而提供一種容易被調整以提供適合於各種不同器件的層厚度的靈活的層轉移技術。本領域普通技術人員將意識到很多變形、修改和替換。
圖4F和圖4G圖示研磨(lapping)、精研(grinding)、蝕刻或其它減薄技術的兩個階段，在該技術中去除SOI晶片的上面部分。在精研期間，厚度變化通常導致如圖4F和4G所示的結果。在圖4F中，厚度變化與層444相關聯，而在圖4G中，厚度變化與層446相關聯。在圖4F和4G中所示的減薄技術之後，如圖4H所示，氧化層442被曝露。在圖4I所示的實施例中，使用蝕刻技術以完成氧化層上方的SOI晶圓部分的去除，以曝露單晶矽層440。在其它實施例中，利用其它材料去除技術來曝露氧化層和/或單晶矽層。本領域普通技術人員將意識到很多變形、修改和替換。在如圖4I中所述去除氧化層而使單晶矽層曝露出來之後，可以使用附加的製作技術來製作共振器結構，下面將更充分地描述。
在其它實施例中，可以利用除SOI晶片以外的晶片來提供被鍵結至CMOS基板的共振器層(例如，單晶矽層)，如圖4I中所示。例如，另一技術包括將被注入氫的矽晶片鍵結至CMOS基板。然後，在鍵結步驟之後，從矽晶圓上切割單晶矽層以形成圖4I中所示的結構。本領域普通技術人員將意識到很多變形、修改和替換。
通孔被蝕刻穿過單晶矽層和電介質層，如圖4J所示。在該步驟期間，電極412的一部分被曝露。如圖4J所示，蝕刻通孔450a和450b以提供該結構中的各個層之間進行電性接觸的路徑。例如，通孔450a為提供電極412a和在後續處理步驟中製作的驅動電極(未示出)之間的電性連接的通孔。類似地，通孔450b為提供電極412b和感應電極(未示出)之間的電性連接的通孔。下面會提供關於通孔的幾何形狀和位置的描述。通常利用兩步驟蝕刻技術來蝕刻穿過矽層440和電介質層420，在形成電極412的金屬層的上表面上停止。通孔的截面輪廓一般為錐形，通孔頂部的面積比底部大。利用此錐形通孔，PVD製程提供在後續沉積製程中的具有連續材料的層。
圖4K圖示用於提供單晶矽層的上表面和電極之間電性接觸的金屬層454的形成(例如使用沉積製程)。在本發明的一些實施例中，利用低溫(低於350℃)化學氣相沉積(CVD)技術來沉積保形鈦層，該保形鈦層提供通孔階梯覆蓋並且將單晶矽層440的上表面與電極412電性連接。因而提供矽和電極之間的電性連接。金屬層454可以由適當的導電材料製成，該些導電材料包括Al、Ti、TiN、TiW及其組合等。在替代實施例中，可以利用其它通孔栓(via plug)形成技術來提供與圖4K中所示的結構類似的結構。本領域普通技術人員將意識到很多變形、修改和替換。
除了圖4K中所示的設計之外，替代實施例採用矽層440的摻雜以提供電極功能。其它替代實施例採用摻雜和圖4K中所示的電性接觸兩者的組合。因此，採用導體的組合以傳導來自被形成為CMOS基板的一部分的金屬電極412和電極460、462的電流。
圖4L圖示用來形成一個或多個電極結構和一個或多個可移動結構的金屬層和矽層的圖案化。參考圖4L，驅動電極460和感應電極462被設置在可移動結構464的任一邊，所述可移動結構464透過彈性構件(未示出)被機械耦合至CMOS基板。為了製作如圖4L所示的結構，使用微影技術對晶片中的多個部分進行掩膜化，並且使用適合於金屬、矽和電介質材料的蝕刻製程來蝕刻晶片中的多個部分。當然，其它去除技術也被包括在本發明的範圍內。根據本發明的實施例，由單晶矽構件製作可移動結構464提供了很多優點(包括高可靠性)。
在本發明的特定實施例中，圖4L中所示的結構定義被分成兩個或多個微影/蝕刻製程。例如，可移動結構定義蝕刻包括使用深紫外線(DUV)微影來圖案化，其提供大約0.18μm的臨界尺寸，而驅動和感應電極圖案化蝕刻包括使用i線微影來圖案化，其提供大約0.6μm的臨界尺寸。在其它實施例中，製作期間所使用的處理步驟提供大約0.1μm的臨界尺寸。因而，雖然在圖4L中示出單個步驟，但是在一些實施例中可以使用具有不同精度的多個微影和蝕刻步驟，以在提供所需要的均勻性和控制的同時減少處理成本。利用本發明的這些實施例，可以根據各種因素來製作可移動結構464和電極460/462之間的間隔466，所述因素包括期望的處理時間、期望的臨界尺寸等等。
應當注意，在一些實施例中，共振器結構和電極之間的尺寸或間隔(例如横向為間隔466，縱向為電介質層420的厚度)作為各個系統組件的操作的諧振模式的函數來確定。對於共振器結構垂直移動的諧振模式下的操作，共振器結構和電極之間的垂直間隔是取決於特定諧振系統的預定值。因而，作為系統設計的一部分，來選擇各個層的厚度以及層440與CMOS基板之間的間隔距離(該距離是電介質層420的厚度的函數)。在一些應用中，這個縱向間隔為次微米量級的，而在其它應用中，其可以達到幾微米或者幾十微米。
對於共振器結構横向(即在與層440基本平行的方向上)移動的諧振模式下的操作，在層440的平面中測得的電極和共振器結構之間的間隔466的尺寸是用於允許可移動構件440在水平平面中的振盪以及處理容限的預定值。對於此振盪與層440平行的模式而言，電極和共振器結構之間的間隔466是適合於提供用於以期望諧振頻率驅動所述共振器結構的期望電壓和電容的預定值。例如，在一些實施例中，共振器結構在層440的平面內的運動幅度是奈米量級的。因此，共振器和電極端子之間的次微米量級的間隔適合於該些應用。
應當注意，在本發明的實施例中，CMOS結構在MEMS共振器結構製作之前完成。因此，CMOS基板中的電晶體層被置於電極下方，電極被置於電晶體層和共振器結構之間。與一些在形成MEMS元件之後再製作CMOS元件的技術相比，更容易執行與CMOS基板的連接。
圖5係為根據本發明一個實施例的MEMS振盪器的簡化示意圖。MEMS振盪器500包括MEMS共振器，該共振器包括CMOS基板510和共振器結構512。如上所述，共振器結構包括通過一個或多個彈性構件或鉸鏈耦合至CMOS基板的可移動構件(例如，可移動盤片)以及通常位於可移動構件對面的驅動電極和感應電極。在特定實施例中，彈性構件/鉸鏈和可移動構件都用含矽層所提供的連續材料片段來製作。
CMOS基板所提供的控制信號被電性耦合至驅動電極，其導致可移動結構中的振盪式運動。可移動結構的運動又使得在感應電極處產生電信號，所述感應電極被電性連接至CMOS基板。感應電極處的電信號被用來提供輸入至PLL，PLL進而被電耦合至驅動電極。因此，在計算機控制下和/或利用來自定時輸出時鐘信號530的輸入，通過PLL 520提供控制和反饋來與具體應用相適應地操作振盪器。
圖6係為根據本發明一個實施例的用於製作MEMS共振器的簡化處理流程。製作共振器裝置的方法600包括提供包括至少一個電極的CMOS基板610。通常，CMOS基板包括邏輯單元、記憶體和/或其它元件。在本發明的實施例中，CMOS基板的製作在本文所描述的製作技術之前被完成。因而，本發明的實施例不同於一些先製作共振器結構然後進行處理以提供與CMOS基板相關聯的功能的技術。因此，如整個說明書中以及下面更具體地描述的，本發明的實施例提供被耦合至已完成的CMOS基板的單晶矽共振器，對單晶矽共振器的處理是在考慮到已完成的CMOS基板上存在的電路的基礎上進行。
通常利用沉積製程再加上諸如CMP之類的平坦化技術，使得平坦化的電介質層被形成或沉積在CMOS基板上612。CMP技術被用來形成鍵結表面，該表面隨後將被用於將共振器基板與CMOS基板接合。利用一個或多個微影技術以在平坦化的電介質層中形成多個空腔614。使用層轉移技術616以使共振器基板接合至CMOS基板。在一個實施例中，層轉移技術是晶片級的層轉移技術。為了保護設在CMOS基板上的電路，在本實施例中使用低溫鍵結技術以執行層轉移步驟，因此溫度不會對先前形成在CMOS基板上的電路產生不利的影響。
在一些實施例中，共振器基板係為SOI基板，並且利用包括單晶矽層的SOI基板來執行層轉移步驟。在其它實施例中，SOI基板或晶片可以包括一個或多個外延層，從而提供具有預定厚度和組成的層。如整個說明書中所描述的，層轉移技術所提供的靈活性使得能够與具體應用相適應地製作可在各種諧振頻率下操作的共振器結構。
該方法還包括去除共振器基板的一部分以提供共振器層618以及對共振器層進行圖案化以形成共振器620。例如，去除共振器基板的一部分可包括執行包括精研、研磨或者其它類似技術的一個或多個技術。作為該些去除術的結果，共振器層被曝露以用於後續的圖案化。例如，在一個實施例中，執行回蝕(etch back)技術以曝露存在於共振器基板上的矽層。
上述步驟序列提供根據本發明一個實施例的用於製作共振器器件的方法。如圖所示，該方法使用包括形成可移動微機械結構的方法在內的多個步驟的組合。在不脫離申請專利範圍的情況下，也可以提供其它替代方法，其中可以添加步驟、删除一個或多個步驟或以不同的順序進行一個或多個步驟。在本說明書中，可以找到該方法的更多細節。
雖然已針對本發明的具體實施例及特定示例描述了本發明，但是應當理解其它實施例也可能落在本發明的精神和範圍內。因此，本發明的範圍應當參考所附申請專利範圍及其等同物的全部範圍來確定。
100．．．MEMS共振器
110．．．可移動結構
112．．．彈性構件
120．．．驅動電極
122．．．感應電極
201．．．CMOS基板(表面)
205．．．一層或多層材料
210．．．共振器結構/矽樑共振器
220．．．第一電極
222．．．第二電極
230．．．電極
232．．．電極
234．．．電極
240．．．電極
242A．．．電極
242B．．．電極
250．．．電極
410．．．CMOS基板
412、412a、412b．．．電極
420．．．電介質層
430．．．空腔
440．．．層
442．．．氧化層
444．．．層
446．．．層
450a、450b．．．蝕刻通孔
454．．．金屬層
460、462．．．電極
464．．．可移動結構
466．．．可移動結構和電極之間的間隔
500．．．MEMS振盪器
510．．．CMOS基板
512．．．共振器結構
520．．．PLL
530．．．定時輸出時脈信號
600．．．方法
610、612、614、616、618、620．．．步驟
圖1係為根據本發明一個實施例的MEMS共振器的一部分的簡化透視圖；圖2係為根據本發明一個實施例的矽樑(silicon beam)共振器的簡化透視圖；圖3A係為在横向諧振模式下操作，於圖2所示的矽樑共振器的一部分的簡化圖示；圖3B係為在縱向諧振模式下操作，於圖2所示的矽樑共振器的一部分的簡化圖示；圖3C係為在旋轉諧振模式下操作，於圖2所示的矽樑共振器的一部分的簡化圖示；圖4A－4L圖示根據本發明一個實施例，用於製作MEMS共振器的簡化工藝流程；圖5係為根據本發明一個實施例的MEMS振盪器的簡化示意圖；以及圖6係為根據本發明一個實施例，用於製作MEMS共振器的簡化處理流程。
100．．．MEMS共振器
110．．．可移動結構
112．．．彈性構件
120．．．驅動電極
122．．．感應電極

Claims (24)

  1. 一種共振器，包括：包含第一電極和第二電極的CMOS基板，其中所述CMOS基板被配置為向所述第一電極提供一個或多個控制信號；以及包含矽材料層的共振器結構，所述共振器結構被耦合到所述CMOS基板並被配置為響應於所述一個或多個控制信號發生諧振，其中所述矽材料層包括一單晶矽層，以及其中所述單晶矽層包括一層轉移界面。
  2. 如申請專利範圍第1項所述之共振器，其中，所述第一電極適合於提供一驅動信號；並且所述第二電極適合於提供一感應信號。
  3. 如申請專利範圍第1項所述之共振器，其中所述第一電極和所述第二電極為一相同電極。
  4. 如申請專利範圍第2項所述之共振器，還包括被耦合至所述第一電極和所述第二電極的鎖相迴路。
  5. 如申請專利範圍第1項所述之共振器，其中所述共振器結構被配置為在垂直於所述單晶矽層的方向上移動。
  6. 如申請專利範圍第5項所述之共振器，其中所述單晶矽層的厚度小於或約等於1.0μm。
  7. 如申請專利範圍第6項所述之共振器，其中所述單晶矽層的厚度小於或約等於0.5μm。
  8. 如申請專利範圍第1項所述之共振器，其中所述共振器結構被配置為在平行於所述單晶矽層的方向上移動。
  9. 如申請專利範圍第8項所述之共振器，其中所述單晶矽層的厚度大於或約等於1.0μm。
  10. 如申請專利範圍第9項所述之共振器，其中所述單晶矽層的厚度大於或約等於10.0μm。
  11. 如申請專利範圍第1項所述之共振器，其中所述共振器結構被配置為以扭轉模式旋轉。
  12. 一種共振器系統，其包括：一CMOS基板，所述CMOS基板包括：一適合於提供驅動信號的第一電極；和一適合於提供感應信號的第二電極；以及被耦合至所述CMOS基板的共振器結構，所述共振器結構包括：一被機械地耦合至所述CMOS基板的鉸鏈；和一包括單晶矽層的矽共振器，所述矽共振器被機械地耦合至所述鉸鏈，其中所述CMOS基板包括一電晶體層和一金屬互連層，所述金屬互連層被設置在所述電晶體層和所述共振器結構之間。
  13. 如申請專利範圍第12項所述之共振器系統，其中所述鉸鏈包括所述單晶矽層。
  14. 如申請專利範圍第12項所述之共振器系統，還包括被設置在所述CM基板和所述共振器結構之間的電介質層。
  15. 如申請專利範圍第14項所述之共振器系統，其中所述電介質層包括氧化矽材料或氮化矽材料中的至少一種。
  16. 如申請專利範圍第14項所述之共振器系統，其中所述CMOS基板和所述共振器結構之間的間隔距離由所述電介質層的厚度來限定。
  17. 如申請專利範圍第14項所述之共振器系統，還包括穿過所述電介質層的複數個通孔栓。
  18. 一種製作共振器裝置的方法，該方法包括：提供包括至少一個電極的CMOS基板；將共振器基板接合至所述CMOS基板；去除所述共振器基板的一部分以提供一共振器層；以及隨後對所述共振器層圖案化，以形成所述共振器，其中所述CMOS基板至少包括邏輯單元。
  19. 如申請專利範圍第18項所述之方法，其中將所述共振器基板接合至所述CMOS基板包括執行晶圓級層轉移步驟。
  20. 如申請專利範圍第19項所述之方法，其中所述晶圓級層轉移步驟包括 低溫鍵結步驟。
  21. 如申請專利範圍第18項所述之方法，其中所述共振器基板包括絕緣層上覆矽基板。
  22. 如申請專利範圍第18項所述之方法，其中去除所述共振器基板的一部分包括在所述共振器基板上執行至少一研磨步驟或精研步驟。
  23. 如申請專利範圍第22項所述之方法，還包括執行回蝕步驟以曝露所述共振器基板上的矽層。
  24. 如申請專利範圍第18項所述之方法，還包括：在所述CMOS基板上沉積電介質層；以及在將所述共振器基板接合至所述CMOS基板之前執行CMP步驟以形成鍵結表面。
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