TWI475666B - 形成在半導體基板上的半導體元件及其方法 - Google Patents

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Description

形成在半導體基板上的半導體元件及其方法
本發明主要涉及金氧半導體場效電晶體元件(MOSFET)，更確切地說，是在主動區接觸溝槽中，帶有積體肖特基二極體的MOSFET元件。
功率金氧半導體場效電晶體元件(MOSFET)通常用在電子電路中。根據應用，可能需要不同的元件特性。直流-直流變換器就是一種應用的例子。肖特基二極體通常作為整流器，用在直流-直流變換器中，以及各種其他功率和小信號應用中，在這些應用中，二極體的正向傳導或開關特性是至關重要的。這些二極體還可作為輸出整流器，廣泛應用於開關-模式電源及其他高速功率開關中，例如用於承載大正向電流的電機驅動器，一個高效的肖特基二極體必須具備在傳導時具有超低的正向電壓降(Vf)，在反向偏壓下具有相對較好的阻塞性能，以及快速的反向恢復時間。
肖特基二極體必須在主動區接觸溝槽中，與金氧半導體場效電晶體元件(MOSFET)單片整合。肖特基二極體(SKY)降低體二 極體正向電壓降(Vf)，儘量減少儲存電荷，並具有很快的反向恢復時間，使MOSFET的效率更高。肖特基二極體的汲極至源極的漏電流(Idss)與肖特基勢壘高度有關。隨著勢壘高度的增加，漏電流降低，正向電壓降也降低。
對於形成在平整表面上或大的溝槽接觸表面上的，帶有整合肖特基二極體的溝槽金氧半導體場效電晶體元件(MOSFET)來說，所形成的肖特基二極體沒有鎢(W)插塞。在具有高深寬比(例如2.5：1，甚至更高)的溝槽MOSFET元件中，溝槽接頭的臨界尺寸(CD)很小(寬度約為0.35微米)，為了獲得良好的歐姆接觸並避免接觸無效，要使用鎢插塞。
正是在這一背景下，才提出了本發明的實施例。
本發明提供一種在接觸溝槽中形成多層勢壘金屬的元件及其製作方法，利用多層金屬，提高勢壘金屬的解約時階梯覆蓋能力。
為實現上述目的，本發明提供一種形成在半導體基板上的半導體元件，其中，該元件包含形成在接觸溝槽中的元件元件，其中該接觸溝槽包含：一沉積在接觸溝槽的底部和側壁部分的勢壘金屬；以及一沉積在接觸溝槽的剩餘部分中的鎢插塞，其中接觸溝槽還包含一形成在靠近接觸溝槽底部的半導體基板中的肖特基二極體，並且其中勢壘金屬包含： 一第一金屬層，其係靠近接觸溝槽側壁和底部，其中該第一金屬層含有一種氮化物；以及一第二金屬層，其係位於第一金屬層和鎢插塞之間、以及鎢插塞和側壁之間。
一第三金屬層，其係為勢壘金屬所包含，其中該第三金屬層位於第二金屬層和鎢插塞之間。
第一金屬層還包含有氮化鈦，該第二金屬層含有一種鋁合金，該第三金屬層含有鈦。
第一金屬層還含有鈦和/或氮化鈦，該第二金屬層含有鋁-矽-銅，該第三金屬層含有鈦和/或氮化鈦。
第一金屬層還包括鈦。
第一金屬層含有接近500埃的鈦以及接近500埃的氮化鈦。
第三金屬層含有接近350埃的鈦以及接近400埃的氮化鈦。
第二金屬層含有鋁-矽-銅。
第二層厚度為1000埃。
第二金屬層含有鋁-銅。
第二金屬層含有一種鋁合金。
接觸溝槽寬度小於0.35微米。
接觸溝槽的深寬比約為2.5：1或更大。
一半導體元件，其係包含一與肖特基二極體整合的場效電晶體 。
該場效電晶體(FET)包含與接觸溝槽相接觸的源極和本體區。
FET是一種金屬氧化物場效電晶體。
金氧半導體場效電晶體元件(MOSFET)是一種溝槽MOSFET，包含一形成在接觸溝槽附近的半導體基板中的閘極溝槽，以及一或多個形成在閘極溝槽中電絕緣的電極。
一第三金屬層，其係為勢壘金屬所包含，其中該第三金屬層位於第二金屬層和鎢插塞之間。
第一金屬層和第三金屬層含有鈦和/或氮化鈦。
第二金屬層含有鋁-矽、鋁-銅、一種鋁合金或鋁-矽-銅。
一種在半導體基板上製作含有一靠近接觸溝槽的低摻雜區的半導體元件的方法。其中，該方法包含：a)製作靠近低摻雜區的接觸溝槽；b)在接觸溝槽的底部和側壁上沉積一第一金屬層，其中該第一金屬層含有一種氮化物；將鎢提高到，比僅有一單一勢壘金屬層時還高的位置處；c)在第一層金屬上方以及沒有被第一金屬層覆蓋的部分側壁上方，沉積一個第二層金屬層，其中該第二金屬層阻隔鎢和基板的半導體之間的擴散；將鎢提高到，比僅有一單一勢壘金屬層時還高的位置處； d’)在該第二金屬層上方沉積一第三金屬層；d)在接觸溝槽的剩餘部分中沉積鎢，形成一鎢插塞。
第一金屬層還含有鈦。
第二金屬層含有鋁合金。
接觸溝槽寬度小於0.35微米。
接觸溝槽其深寬比約為2.5：1或更大。
與接觸溝槽中的金屬層連在一起的低摻雜區，含有一肖特基二極體。
本發明在接觸溝槽中形成多層勢壘金屬的元件和現有技術相比，其優點在於，本發明設有肖特基二極體結構，利用一個多層金屬，提高勢壘金屬的階梯覆蓋能力，尤其是在溝槽的側壁。
1‧‧‧多晶矽
100‧‧‧金氧半導體場效電晶體元件(MOSFET)
101‧‧‧肖特基二極體
102‧‧‧接觸溝槽
103‧‧‧源極
104‧‧‧閘極溝槽
105‧‧‧基板
106‧‧‧第一導電材料
107‧‧‧本體區
108‧‧‧第二導電材料
108‧‧‧閘極電極
110‧‧‧內部-多晶矽-氧化物(IPO)層
112‧‧‧勢壘金屬
113‧‧‧溝槽側壁
114‧‧‧鎢插塞
115‧‧‧絕緣材
116‧‧‧接觸金屬
300‧‧‧金氧半導體場效電晶體元件(MOSFET)
301‧‧‧勢壘金屬
302‧‧‧肖特基二極體
304‧‧‧第一鈦(Ti)/氮化鈦(TiN)層
306‧‧‧中間金屬層
308‧‧‧第二鈦(Ti)/氮化鈦(TiN)層
310‧‧‧鎢插塞
312‧‧‧接觸金屬
第1圖 係為現有技術的絕緣柵溝槽(SGT)金氧半導體場效電晶體元件(MOSFET)的接觸溝槽中，所形成的一種肖特基二極體的示意圖；第2圖 為圖1中所示類型的肖特基二極體的剖面圖；第3圖 為依據本發明的一個實施例，在SGT MOSFET元件的接觸溝槽中，所形成的一種肖特基二極體的示意圖；第4A圖 為根據現有技術以及本發明的一個實施例，整合的肖特 基二極體，在30V的正向電壓Vf下，漏電流Idss的分佈圖；以及第4B圖為根據現有技術以及本發明的一個實施例，整合的肖特基二極體，在30V的正向電壓Vf下，漏電流Idss的分佈圖。
引言
本發明所解決的特定問題的性質，可藉由通過參照第1圖和第2圖加以理解。第1圖表示一種傳統的遮罩柵溝槽(SGT)金氧半導體場效電晶體元件(MOSFET)100的剖面圖，元件100帶有一個形成在接觸溝槽102中的肖特基二極體101。如第1圖所示，接觸溝槽102位於兩個閘極溝槽104之間，閘極溝槽104形成在半導體基板105，例如矽(Si)基板或形成在基板上的外延層中。可以摻雜基板105。如果外延層形成在基板上，可以用於外延層相同的導電類型摻雜基板，但是摻雜濃度要大得多。每個閘極溝槽104都包含一第一導電材料106(例如多晶矽1)，在閘極溝槽104的底部作為源極/遮罩電極，第二導電材料108(例如多晶矽2)在閘極溝槽104的頂部作為閘極電極。通過內部-多晶矽-氧化物(IPO)層110等絕緣材料，第一導電材料和第二導電材料相互電絕緣。閘極電極108通過絕緣材料115，同肖特基二極體101和接觸金屬116電絕緣。
從金屬到半導體的接觸可以形成肖特基二極體101。但是，如果半導體的摻雜濃度較高，可能會形成「歐姆」接觸，而不是肖特 基接觸，所以並不具備二極體/整流特性。肖特基二極體101含有一肖特基勢壘區，該勢壘區是通過在本體區107之間的溝槽102的底部附近，適當地摻雜半導體基板區105，並在溝槽中形成一合適的接頭形成的。文中所用的術語，肖特基勢壘區是指本體區107之間，接觸溝槽102下方的半導體區域(肖特基二極體101的半導體部分)。典型的肖特基勢壘區是淺摻雜的。例如，當肖特基勢壘區形成在N-外延區中的時候，利用輕P-或P--植入，以降低肖特基勢壘區的摻雜等級。所製作的肖特基勢壘區仍然可以為N-型，但重摻雜的N-比N-外延區周圍要少。植入物有助於調節反向漏電流等肖特基二極體特性。眾所周知，摻雜濃度取決於肖特基二極體的接頭所用的金屬類型，這會影響肖特基勢壘高度。
肖特基二極體101接頭的特點是含有一個薄勢壘金屬112，例如沉積在溝槽102側壁和底部的鈦(Ti)和氮化鈦(TiN)，以及沉積在溝槽102剩餘部分中的鎢插塞114。勢壘金屬112作為鎢插塞和半導體材料(典型的材料是矽)之間的擴散勢壘，接觸溝槽102形成在半導體材料中。除了形成肖特基二極體101之外，接觸溝槽102還形成到金氧半導體場效電晶體元件(MOSFET)100的源極103和本體107區的電接觸。閘極電極108所加的電壓，控制源極區103和漏極(未繪示)之間的電流，漏極同基板105電接觸。應注意的是，儘管勢壘金屬112和肖特基勢壘區都使用了「勢壘」一詞，但不應將兩者相混淆。
在一製作遮罩柵溝槽金氧半導體場效電晶體元件(MOSFET)的標準程序中，接觸溝槽肖特基二極體101的形成，是通過沉積約400埃的鈦(Ti)層，然後沉積約1000埃的氮化鈦(TiN)層，以 便在接觸溝槽的側壁和底部，形成一勢壘金屬112。通過快速熱處理(RTP)，在750℃下加熱勢壘金屬112。然後，在溝槽的剩餘部分中沉積鎢(W)，以形成鎢插塞114，並回刻鎢插塞。在鎢插塞114的上方，沉積約3微米的銅化鋁(AlCu)層，以便形成金屬接頭116(例如源極金屬)。
當在接觸溝槽內形成肖特基二極體時，局部缺陷對漏電流Idss起著舉足輕重的作用。一般而言，勢壘金屬112阻止鎢接觸矽。然而，勢壘金屬112不良的覆蓋能力，會使鎢插塞114上的鎢與矽基板相互作用，從而在溝槽102的側壁和底部產生蠕蟲缺陷。這些缺陷會造成漏電路徑，在規定的正向電壓降Vf下，顯著地增大漏電流Idss。最壞的情況是，可能會損壞元件通道。鎢造成的污染會對在接觸溝槽102底部的肖特基二極體101的正常工作，造成干擾。
第2圖表示第1圖所示類型的肖特基二極體101的剖面圖。請參閱第2圖所示，鈦(Ti)/氮化鈦(TiN)勢壘金屬112沒有完全覆蓋溝槽側壁的113部分，並在溝槽中將鎢114從基板的矽中隔離出來。因此，鎢和矽相接觸。
在溝槽接觸臨界尺寸(CD)很小(例如溝槽的寬度約為0.35微米甚至更小)的金氧半導體場效電晶體元件(MOSFET)上，所形成的肖特基二極體中，在同樣的正向電壓降Vf下，這種缺陷可以使漏電流Idss增大至少一至兩個數量級。一般而言，當在不是重摻雜的一部分矽基板中(例如在肖特基二極體勢壘區中)使用鎢插塞時，這種問題會更加嚴重。如果溝槽寬度小於0.35微米，溝槽的深寬比(深度與寬度之比)大於2.5：1，這種問題會特別顯 著。對於溝槽寬度越小、深寬比越大的情況而言，要用勢壘金屬提供良好的階梯覆蓋能力就越來越困難，尤其是沿著側壁。
依據本發明的實施例，上述問題可以通過肖特基二極體結構來解決，利用一個多層金屬，提高勢壘金屬的階梯覆蓋能力，尤其是在溝槽的側壁。
帶有多層勢壘金屬的肖特基二極體結構
請參閱第3圖，其係為本發明的一個實施例，一種在接觸溝槽102中形成的帶有一個整合肖特基二極體302的絕緣柵溝槽(SGT)金氧半導體場效電晶體元件(MOSFET)300示例的剖面圖。接觸溝槽102可以形成在半導體基板/外延層105的矽部分中。接觸溝槽102的寬度小於0.35微米，深寬比約為2.5：1甚至更大。
與第1圖所示的絕緣柵溝槽(SGT)金氧半導體場效電晶體元件(MOSFET)100相類似，接觸溝槽102位於兩個閘極溝槽104之間，這兩個閘極溝槽104都形成在矽(Si)基板/外延層105中。每個閘極溝槽104都含有第一導電金屬106(例如多晶矽1)，在閘極溝槽104的底部作為源極/遮罩電極，以及第二導電金屬108(例如多晶矽2)，在閘極溝槽104的頂部作為閘極電極。通過內部-多晶矽-氧化物(IPO)層110等絕緣材料，第一和第二導電材料相互電絕緣。閘極電極108通過絕緣材料115，同肖特基二極體302和接觸金屬312電絕緣。請參閱第3圖所示，肖特基二極體302含有一多層勢壘金屬301，位於溝槽102的側壁和底部，以及一鎢插塞310，沉積在溝槽102的剩餘部分中。在本例中，多層勢壘金屬301為三層勢壘，在第一鈦(Ti)/氮化鈦(TiN)層304和第二 鈦(Ti)/氮化鈦(TiN)層308之間，夾著一個中間金屬層306。在該實施例的一些版本中，鈦和氮化鈦(TiN)可以用鉭和氮化鉭(TaN)，分別在第一和/或第二層304、308。中間金屬層306含有至少和第一和第二層的金屬不同的一種金屬。接觸溝槽102也可用於接觸源極103和本體107區域。
增加中間層306後，改善了溝槽側壁的覆蓋能力，並阻止鎢從插頭310擴散到基板的矽中。它還將鎢插塞310從肖特基區提起，因此，通過側壁的任何污染都將更加遠離下面敏感的肖特基二極體302區。中間金屬層可以含有鋁-矽-銅(AlSiCu)，這僅作為示例，不作為局限。在該實施例的一個可選版本中，中間層306可以僅僅含有銅(Cu)、或只是鋁-矽(Alsi)、鋁-銅(AlCu)或一種鋁合金。當中間層306是鋁-矽-銅(AlSiCu)時，其中的成分鋁(Al)會使鎢310與溝槽底部的距離大於與溝槽側壁的距離。鋁-矽-銅(AlSiCu)中的成分矽阻止鋁與矽基板相互反應。第二鈦(Ti)/氮化鈦(TiN)層308是可選的，可用於阻止插頭310的鎢與鋁在高溫沉積鎢時相互反應。
製作勢壘層301可以藉由首先在溝槽102的側壁上沉積厚度約500埃的鈦(Ti)層，然後沉積厚度約500埃的氮化鈦(TiN)層，以形成第一鈦(Ti)/氮化鈦(TiN)層304，這僅作為示例，不作為局限。中間層306形成在第一鈦(Ti)/氮化鈦(TiN)層304上，厚度約為1000埃。中間層306中絕大部分是鋁，還有約%0.1%的矽以及0.5% 0.1%的銅，這僅作為示例，不作為局限。利用可買到的含有98.5%的鋁、1%的矽和0.5%的銅的濺鍍靶，可以通過濺鍍沉積形成該中間層。這種濺鍍靶可以從TOSOH和 Sumitomo買到。形成中間層306之後，在中間層306上方沉積第二鈦(Ti)/氮化鈦(TiN)層308。第二鈦(Ti)/氮化鈦(TiN)層308的製作類似於第一鈦(Ti)/氮化鈦(TiN)層306。例如，在中間層306上沉積厚度約為350埃的鈦(Ti)層，然後在鈦(Ti)層上沉積厚度約為400埃的氮化鈦(TiN)層。對整個勢壘層301進行快速熱處理(RTP)，例如在750℃下加熱。然後在基板上方以及剩餘部分溝槽中沉積鎢(W)，形成鎢插塞310，並回刻多餘的鎢。在鎢插塞310上方，可以沉積厚度約為3微米的鋁-銅(AlCu)金屬，以形成金屬接頭312。
多層勢壘金屬的優勢可以參閱第4A圖及第4B圖。第4A圖表示帶有原有技術的肖特基二極體的MOSFET，在30V的正向電壓下，漏電流Idss的分佈(用灰色方形表示)，以及依據本發明的一個實施例，第3圖所示類型的帶有多層勢壘金屬的肖特基二極體的金氧半導體場效電晶體元件(MOSFET)，在30V的正向電壓下，漏電流Idss的分佈(用黑色菱形表示)。需注意的是，對於第3圖所示類型的肖特基二極體來說，漏電流一直遠低於元件說明的1X10-3安培，而且比原有技術的偏差變化更加平滑。第4B圖表示原有技術的肖特基二極體，在1.00A的正向電流下，正向電壓的分佈圖(灰色方形)，以及帶有請參閱第3圖所示類型的多層勢壘金屬的肖特基二極體，在1.00A的正向電流下，正向電壓的分佈圖(黑色菱形)。請參閱第4B圖所示，在相似的正向電流以及類似的(即使稍稍高於)正向電壓Vf降下，第3圖所示的肖特基二極體與原有技術的肖特基二極體相比，其正向電壓的範圍較窄。
第3圖所示的多層勢壘金屬301的應用並不局限於絕緣柵溝槽(SGT)金氧半導體場效電晶體元件(MOSFET)中的肖特基二極體。這種類型的勢壘金屬結構可以用於帶有(肖特基)接觸溝槽的所有元件，包括但不局限於全部閘極MOSFET、平面閘極MOSFET、場效電晶體(FET)以及絕緣柵雙極電晶體IGBT。
儘管本發明關於某些較佳的版本已經做了詳細的敍述，但是仍可能存在其他版本。例如，儘管第3圖所示的是三層勢壘金屬，但本發明的實施例還包括雙層勢壘金屬以及三層以上的勢壘金屬。因此，所附的申請專利範圍的意圖和範圍不應局限于文中對較佳版本的說明。反之，本發明的範圍應參照所附的權利要求書及其全部等效內容。除非明確說明，否則本說明所有特徵(包括任一所附的申請專利範圍、摘要和附圖)都可以由用於相同、等效或類似目的的可選特徵代替。因此，除非明確說明，否則該每個特徵都僅僅是通用的一系列等效或類似特徵的其中一示例。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在以下申請專利範圍中，除非特別聲明，否則不定冠詞「一”」或「一種」都指下文內容中的一或多個專案的數量。申請專利範圍中的任一項，只要沒有用“「意思是”」明確指出限定功能，不應被認為是35 USC § 112,¶ 6中所述的「意義」或「步驟」的條款。否則所附的權利要求書並不應認為是意義和功能的局限。尤其是，權利要求書中所用的「的步驟」，並不旨在引用35 USC § 112,¶ 6的規定。
讀者的注意力應針對和本說明書一起同時存檔，並向公眾開放查閱該說明書的全部檔，以及引用的所有這類檔的內容，以作參 考。
儘管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
儘管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
102‧‧‧接觸溝槽
103‧‧‧源極
104‧‧‧閘極溝槽
105‧‧‧基板
106‧‧‧第一導電材料
107‧‧‧本體區
108‧‧‧第二導電材料
108‧‧‧閘極電極
115‧‧‧絕緣材
300‧‧‧金氧半導體場效電晶體元件(MOSFET)
301‧‧‧勢壘金屬
302‧‧‧肖特基二極體
304‧‧‧第一鈦/氮化鈦層
306‧‧‧中間金屬層
308‧‧‧第二鈦/氮化鈦層
310‧‧‧鎢插塞
312‧‧‧接觸金屬

Claims (15)

  1. 一種形成在半導體基板上的一半導體元件，該半導體元件包含形成在一接觸溝槽中的組件，其中該接觸溝槽包含：一勢壘金屬，其係沉積在該接觸溝槽的一接觸溝槽底部和一接觸溝槽側壁部分；以及一鎢插塞，其係沉積在該接觸溝槽的剩餘部分中，其中該接觸溝槽還包含一形成在靠近該接觸溝槽底部的半導體基板中的一肖特基二極體，並且其中該勢壘金屬包含：一第一金屬層，其係靠近該接觸溝槽側壁和該接觸溝槽底部，其中該第一金屬層含有一種氮化物；以及一第二金屬層，其係位於該第一金屬層和該鎢插塞之間，以及該鎢插塞和該側壁之間；其中該勢壘金屬包含一第三金屬層，該第三金屬層位於該第二金屬層和該鎢插塞之間；該第一金屬層還含有層疊設置的鈦層和氮化鈦層；該第三金屬層含有層疊設置的鈦層和氮化鈦層；該第二金屬層含有鋁-矽-銅、或鋁-銅、或鋁-矽。
  2. 如申請專利範圍第1項所述之半導體元件，該第一金屬層含有500埃的鈦以及500埃的氮化鈦。
  3. 如申請專利範圍第1項所述之半導體元件，該第三金屬層含有350埃的鈦以及400埃的氮化鈦。
  4. 如申請專利範圍第1項所述之半導體元件，該第二金屬層厚度為1000埃。
  5. 如申請專利範圍第1項所述之半導體元件，該接觸溝槽寬度小於0.35微米。
  6. 如申請專利範圍第5項所述之半導體元件，該接觸溝槽的深寬比為2.5：1或更大。
  7. 如申請專利範圍第1項所述之半導體元件，該半導體元件還包含一場效電晶體，其中該場效電晶體係整合該肖特基二極體。
  8. 如申請專利範圍第7項所述之半導體元件，該場效電晶體包含與該接觸溝槽相接觸的一源極和一本體區。
  9. 如申請專利範圍第8項所述之半導體元件，該場效電晶體是一種金氧半導體場效電晶體。
  10. 如申請專利範圍第9項所述之半導體元件，該金氧半導體場效電晶體是一種溝槽金氧半導體場效電晶體，包括形成在該接觸溝槽附近的半導體基板中的一閘極溝槽，以及一或多個形成在該閘極溝槽中電絕緣的電極。
  11. 一種形成在半導體基板上的一半導體元件的方法，該方法包含：a)製作靠近低摻雜區的一接觸溝槽；b)在該接觸溝槽的一接觸溝槽底部和一接觸溝槽側壁上沉積一第一金屬層，其中該第一金屬層含有一種氮化物；c)在該第一層金屬上方以及沒有被該第一金屬層覆蓋的部分該接觸溝槽側壁上方，沉積一第二金屬層，其中該第二金屬層阻隔鎢和該半導體基板的半導體之間的擴散；並且d)在該接觸溝槽的剩餘部分中沉積鎢，形成一鎢插塞； 該方法在d)之前還包含以下步驟：d’)在該第二金屬層上方沉積一第三金屬層；該第一金屬層還含有層疊設置的鈦層和氮化鈦層；該第三金屬層含有層疊設置的鈦層和氮化鈦層；該第二金屬層含有鋁-矽-銅、或鋁-銅、或鋁-矽。
  12. 如申請專利範圍第11項所述之方法，該接觸溝槽寬度小於0.35微米。
  13. 如申請專利範圍第11項所述之方法，該接觸溝槽的深寬比為2.5：1或更大。
  14. 如申請專利範圍第11項所述之方法，步驟b)和c)還包含將鎢提高到，比僅有一單一勢壘金屬層時還高的位置處。
  15. 如申請專利範圍第11項所述之方法，與該接觸溝槽中的金屬層連在一起的低摻雜區，含有一肖特基二極體。
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