TWI460991B - 可變阻抗之閘控去耦合單元 - Google Patents

可變阻抗之閘控去耦合單元 Download PDF

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Description

可變阻抗之閘控去耦合單元
本發明實施例有關於電路。更明確地說，本發明實施例有關於可變阻抗閘控去耦合單元的設計。
在積體電路技術中之最近發展已經使得設計者在半導體晶片上建立複雜積體電路，其包含數位與類比電路。“系統晶片”(SOC)係為此積體電路，其定義不同類型的電路，以使得SOC執行各種範圍功能。例如，SOC可以包含控制器、處理器、圖形及音訊處理器、收發器、網路裝置、通訊電路、記憶體及其他類型電路。這些功能能力使得SOC被使用於例如手機、個人數位助理、內藏系統、攜帶式電腦、媒體播放器、桌上型電腦、家用電子及應用、裝置控制器、及很多其他裝置之裝置中。
通常，SOC(及實質上所有其他類型的半導體晶片)包含電力軌(通稱Vdd )及接地軌(通稱Vss )，這些係分開被經由電感封裝連接由SOC被連接至印刷電路板(PCB)電力面，以提供電力(及地端)給SOC。晶片上去耦合電容經常被耦接於該電力及接地軌之間，以濾出在Vdd 信號中之不想要高頻雜訊。(注意，我們稱在電力軌上的信號為“Vdd 信號”)取決於應用，去耦合電容可以為金屬-氧化物-矽(MOS)去耦合電容、金屬-絕緣體-金屬(MIM)電容、變容器、或其他形式之去耦合電容。例如，圖1表示典型MOS去耦合電容100的電路圖。
不好的是，電感封裝連接至Vdd 與晶片上去耦合電容的並聯組合建立了一諧振LC電路，其在接近諧振頻率(ωres )的頻率範圍內的阻抗可能很高。因此，在接近ωres 的頻率範圍內的雜訊並未由Vdd 信號中濾出。取決於應用，此頻率範圍可以包含由在幾Hz的ωres 到在kHz、MHz、或GHz的ωres 內的頻率。
為了克服此問題，部份設計者已經提議放置散逸元件，例如固定值電阻與該去耦合電容串聯。圖2呈現一電阻202與MOS電容200串聯的電路圖。不好的是，在消除接近ωres 雜訊的同時，此技術可以降低用以控制在其他頻率範圍內的Vdd 信號中之雜訊的去耦合電容的效率。在相關開發中，部份設計者已經提議將MOS電晶體加入與去耦合電容串聯，以使得系統當不需要去耦合電容時，去能至該去耦合電容的該電路路徑。不好的是，在這些系統中之MOS電晶體不是“導通”就是“關斷”，在MOS電晶體為導通部份情形下，系統可能在接近ωres 仍經歷過量雜訊。
因此，有需要一去耦合機制，其並未受到上述問題。
本發明實施例提供一系統，用以控制在電力系統中之雜訊，該系統包含電力軌及接地軌。該系統包含：(1)去耦合電容，具有被連接至接地軌的第一接腳；(2)一MOS電晶體，與該去耦合電容串聯連接，其中MOS電晶體的源極係耦接至電力軌及該MOS電晶體的汲極係耦接至該去耦合電容的第二接腳；及(3)電感封裝連接，耦接至該電力軌。MOS電晶體及去耦合電容係被架構以與該電感封裝連接並聯連接，藉以形成諧振電路。另外，該系統包含在一輸入耦接至電力軌及一輸出耦接至該MOS電晶體的閘極的控制電路。在操作時，該控制電路決定在該Vdd 信號中之雜訊。該控制電路係被架構以根據在該Vdd 信號中之雜訊，調整施加至MOS電晶體的閘極的電壓，藉以改變MOS電晶體的阻抗，以降低在接近諧振電路的想要頻率(ωinterest )的頻率範圍內的雜訊，而不會造成在其他頻率的切換雜訊的不必要增加。注意的是，想要頻率可以被定義為電路可能會在Vdd 信號中經歷雜訊的頻率。例如，想要頻率可以為諧振LC電路的諧振頻率(ωres )或者是接近該電路的操作頻率(ωoperation )的頻率。
在本發明之部份實施例中，控制電路包含：(1)一雜訊感應機制，架構以監視Vdd 信號並輸出表示在該Vdd 信號的至少一頻率範圍中的雜訊的至少一信號；及(2)一決定機制，架構以自該雜訊感應機制接收至少一信號及調整施加至該MOS電晶體閘極的電壓。
在本發明部份實施例中，雜訊感應機制被架構以輸出在接近ωinterest 的預定頻率範圍中的Vdd 信號中的雜訊的現行代表值及該Vdd 信號的至少另一頻率範圍中的Vdd 信號中的雜訊的現在振幅。在這些實施例中，該決定機制被架構以藉由比較接近ωinterest 的預定頻率範圍中的Vdd 信號中的雜訊的現行振幅與接近ωinterest 的預定頻率範圍中的Vdd 信號中的雜訊的至少一先前振幅及藉由比較該Vdd 信號的至少另一頻率範圍中的雜訊的現行振幅與該Vdd 信號的至少另一頻率範圍中的雜訊的至少一先前振幅，而決定在該MOS電晶體的阻抗中的變化。
在本發明部份實施例中，該雜訊感應機制被架構以下轉換在該Vdd 信號中的總雜訊功率至一直流信號並輸出該直流信號。在這些實施例中，該決定機制被架構以藉由比較該直流信號的現行值與該直流信號的至少一先前值，而決定在Vdd 信號中的雜訊。
在本發明部份實施例中，該雜訊感應機制被架構以檢測該Vdd 信號的至少一頻率範圍的振幅的現行峰值並輸出該現行峰值。在這些實施例中，該決定機制被架構以藉由比較該現行峰值與該Vdd 信號的該至少一頻率範圍的振幅中的先前峰值，而決定該MOS電晶體的阻抗。
在部份實施例，當輸出在給定頻率範圍的Vdd 信號中的雜訊的現行振幅時，該雜訊感應機制被架構以取樣在Vdd 信號中的雜訊兩或更多次並計算表示在該Vdd 信號中的雜訊的該兩或更多次取樣的現行振幅的值。例如，該雜訊感應機制可以計算在累積值、平均值或另一值。
在本發明部份實施例中，控制電路被架構以增加MOS電晶體的阻抗，以降低接近ωinterest 的頻率範圍中的雜訊或降低該MOS電晶體的阻抗，以降低在其他頻率的切換雜訊。
在本發明部份實施例中，去耦合電容係為金屬-氧化物-矽(MOS)電容、金屬-絕緣體-金屬(MIM)電容或變容器。
在本發明部份實施例中，其中該去耦合電容為MOS電晶體，該MOS電晶體為NMOS及該去耦合電容為PMOS。在本發明之另一實施例中，其中該去耦合電容為MOS電晶體，該MOS電晶體為PMOS，及該去耦合電容為NMOS。
在本發明部份實施例中，該MOS電晶體被架構以操作於線性區，其中該施加至該MOS電晶體閘極的電壓的變化產生在該MOS電晶體的阻抗中的成比例變化。
本發明實施例提供一系統，其控制在電力系統中之雜訊，其包含一電力軌及一接地軌，其中該去耦合電容的第一接腳係耦接至該接地軌，MOS電晶體係串聯耦接至該去耦合電容，以該MOS電晶體的源極耦接至該電力軌及該MOS電晶體的汲極耦接至該去耦合電容上的第二接腳，及一電感封裝連接係耦接至該電力軌，及其中該MOS電晶體與該去耦接電容係被架構以與該電感封裝連接並聯，藉以形成一諧振電路。該系統藉由決定是否在該電力軌上的Vdd 信號中有雜訊加以開始。然後，根據在該Vdd 信號中的雜訊，該系統調整施加至MOS電晶體的閘極的電壓，藉以改變MOS電晶體的阻抗，以降低在諧振電路的接近ωinterest 的頻率範圍中的雜訊，而沒有造成在其他頻率的切換雜訊的不必增加。
本發明實施例提供一半導體晶片，用以控制在電力系統中之雜訊，該電力系統包含電力軌及接地軌。該SOC包含：(1)一組電路，耦接在該電力軌與該接地軌之間，其中該電力軌及該接地軌提供用於該組電路的電力及接地；(2)去耦合電容，具有耦接至該接地軌的第一接腳；(3)MOS電晶體與該去耦合電容串聯連接，其中該MOS電晶體的源極係連接至該電力軌及該MOS電晶體的汲極係耦接至該去耦合電容的第二接腳；及(4)一電感封裝連接，耦接至該電力軌。該MOS電晶體與該去耦合電容係被架構以與該電感封裝連接並聯，藉以形成一諧振電路。另外，該系統包含一控制電路，具有輸入耦接至該電力軌及一輸出耦接至該MOS電晶體的閘極。在操作時，該控制電路監視在Vdd 信號中的雜訊。該控制電路被架構以根據在該Vdd 信號上的雜訊，調整施加至該MOS電晶體的電壓，藉以改變該MOS電晶體的阻抗，以降低接近諧振電路的ωinterest 的頻率範圍中的雜訊，而沒有造成在其他頻率的切換雜訊的不必要增加。
以下說明係為了使熟習於本技藝者了解並使用本發明，並依據一特定應用及其需求加以描述。對所揭示之實施例的各種修改將可以為熟習於本技藝者所了解，及於此所述之一般原理可以應用至其他實施例及應用，而不會脫離本發明之精神與範圍。因此，本發明並不限於所述之實施例，並被記錄為與申請專利範圍的最寬範圍。
概要
本發明實施例提供一可變阻抗去耦合電容單元，其可以用以降低在例如“系統晶片(SOC)”、處理器、特定應用積體電路(ASIC)、或包含積體電路的另一類型的半導體晶片之很多不同類型半導體晶片中的電力系統的雜訊。
可變阻抗去耦合電容單元包含一MOS電晶體與一去耦合電容串聯，其中該串聯對係耦接在半導體晶片上的Vdd 信號及Vss 信號之間。藉由調整於該可變阻抗去耦合電容單元內的MOS電晶體的阻抗，這些實施例可以改變由該去耦合電容與一組並聯電感封裝連接所形成的諧振LC電路的阻抗，藉以降低接近Vdd 信號內的想要頻率ωinterest 的雜訊。注意該想要頻率可以被界定為電路可能會受到在Vdd 信號中的雜訊的頻率。例如，想要頻率可以為電路的諧振頻率ωres 或接近該電路的操作頻率ωoperation 的頻率。
在本發明實施例中，控制MOS電晶體阻抗的控制電路監視在Vdd 信號中的雜訊。該控制電路改變該MOS電晶體阻抗，以相較於在MOS電晶體的先前阻抗調整所檢測的雜訊，最小化在該Vdd 信號中的現行監視雜訊。
在本發明的部份實施例中，當監視在Vdd 信號上的雜訊時，該控制電路監視在該Vdd 信號中的多數頻率範圍內的雜訊。在這些實施例中，控制電路可以調整該MOS電晶體的阻抗，以最小化在一或更多頻率範圍內的雜訊。例如，控制電路可以監視在接近ωinterest 的頻率範圍中的雜訊及在接近ωalternate 的其他頻率範圍的雜訊。取決於半導體晶片及使用該半導體晶片的系統，接近ωinterest 的該頻率範圍可以由幾Hz的ωinterest 至在kHz、MHz、或GHz的ωinterest 。
在另一實施例中，控制電路藉由下轉換所有雜訊至直流(DC)(例如使用二極體)，來監視整個雜訊。
在本發明之實施例中，控制電路包含類比電路。然而，在其他實施例中，部份或所有控制電路包含數位電路。
晶片上的系統
圖3為依據本發明實施例之例示系統晶片(SOC)300的方塊圖。SOC300包含電路302及304與可變阻抗去耦合電容單元301。SOC300同時也包含一封裝系統，其具有一電力軌(即Vdd 信號)及接地軌(即Vss 信號)，用以供電力(及接地)至電路302及304。
注意的是，雖然本發明所述之實施例係以SOC300為上下文，但在其他實施例中，可變阻抗去耦合電容單元301可以與不同類型的半導體晶片一起使用。例如，可變阻抗去耦合電容單元301可以用於處理器、邏輯晶片、記憶體晶片、ASIC、類比晶片、及其他類型的半導體晶片。另外，雖然我們只描述本發明實施例只使用在Vdd 信號中的雜訊，但本發明之實施例也可以使用相同原理以降低其他形式之信號雜訊。
SOC(例如SOC300)通常用於電子裝置，如手機、個人數位助理、內藏系統、攜帶電腦、媒體播放器、電子遊戲系統、桌上型電腦、家用電子及設備、裝置控制器、及其他裝置。取決於SOC300所想要的裝置，電路302及304可以包含執行各種不同功能的數位及/或類比電路。例如，電路302及304可以包含控制器、處理器、圖形及音訊處理器、收發器、網路裝置、通訊電路、記憶體、檢測器、邏輯電路、RF發射電路、顯示驅動器、全球定位感應器(GPS)電路、數位信號處理器、加密電路、類比電路、及其他電路。
在本發明部份實施例中，SOC300包含例如閘控電力及/或時鐘分配系統(未示出)，其可以用以降低功率消耗的電路。在這些實施例中，當SOC300的電路未使用時，SOC300可以防止未使用電路吸收電力並作為在時鐘分配系統上的負載。例如，SOC300可以包含電力閘控電路，以阻擋Vdd 信號進入電路302。因此，在操作時，電路302可以被由閒置狀態切換至作動狀態，其可以造成在Vdd 信號中的電壓的上下變動。
可變阻抗去耦合電容單元301係耦接至Vdd 及Vss 之間，以過濾來自該Vdd 信號的雜訊。內部上，可變阻抗去耦合電容單元301包含一去耦合電容404(見圖4)及一串聯之MOS電晶體402，及一信號由MOS電晶體402的閘極連接耦接至外部控制電路406。注意的是，該去耦合電容404可以為金屬-氧化物-矽(MOS)去耦合電容、金屬-絕緣體-金屬(MiM)電容、變容器或另一形式之去耦合電容。
根據在Vdd 信號中之雜訊，控制電路406調整耦接至MOS電晶體402的閘極連接的信號的電壓值，藉以改變在諧振電路之阻抗。例如，控制電路控制電路406可以增加MOS電晶體402的阻抗，以降低在接近想要頻率ωinterest 的頻率範圍的諧振電路的整個阻抗，或者，可以降低MOS電晶體402的阻抗，以降低在一或更多頻率的諧振電路的阻抗。注意的是，ωinterest 可以被界定為電路可能會受到Vdd 信號中的雜訊的頻率。例如，想要頻率可以為電路的諧振頻率(ωres )或是接近電路的操作頻率(ωoperation )的頻率。另外，注意的是取決於SOC及應用，接近ωinterest 的頻率範圍可以包含由幾Hz的ωres 至在kHz、MHz、GHz的ωinterest 的範圍內之頻率。
雖然本發明所揭示實施例包含一可變阻抗去耦合電容單元301，但SOC300可以包含任意數量的可變阻抗去耦合電容單元301。例如，SOC300可以包含百計或千計之可變阻抗去耦合電容單元301。另外，控制電路406可以同時控制在多數可變阻抗去耦合電容單元301中的MOS電晶體402。在此時，各個可變阻抗去耦合電容單元301包含串聯對的MOS電晶體402及去耦合電容404，但一控制電路406同時調整在多數可變阻抗去耦合電容單元301中的MOS電晶體402的阻抗。
電路
圖4顯示依據本發明實施例之可變阻抗去耦合電容單元301的電路圖。此可變阻抗去耦合電容單元301包含MOS電晶體402及去耦合電容404。注意的是，去耦合電容404可以為MOS去耦合電容、MiM電容、變容器、或另一形式之去耦合電容。
在本發明實施例中，MOS電晶體402可以為PMOS裝置，閘極連接至控制電路406；一汲極連接至去耦合電容404；及一源極連接至Vdd 信號。在操作時，MOS電晶體402作動為電晶體電流-電壓特性曲線的三極體(或線性)區。在線性區中，MOS電晶體402的阻抗可以藉由改變在閘極與源極電壓間之差加以控制。因此，假設MOS電晶體402為PMOS裝置，控制電路406可以降低在MOS電晶體402的閘極連接上的電壓(相對於耦接至MOS電晶體402的源極連接上的電壓Vdd )，以降低MOS電晶體402的阻抗。
調整MOS電晶體402的阻抗改變由MOS電晶體402與去耦合電容404的串聯組合並聯上SOC300的封裝電感所造成的諧振電路的阻尼常數。當阻尼常數增加時，接近ωinterest 的頻率範圍的諧振電路的阻抗降低，造成在接近ωinterest 的頻率範圍中的Vdd 信號中的較少雜訊。然而，當MOS電晶體402的阻抗增加時，諧振電阻在接近ωinterest 的頻率範圍外的頻率之阻抗也增加。這可以增加在這些頻率的Vdd 信號中的切換雜訊的增加。因此，本發明實施例監視在目標兩或更多頻帶中的雜訊並動態調整MOS電晶體402的阻抗，以最小化在一頻率範圍內的雜訊，同時，控制在Vdd 信號中的其他頻率的雜訊。因此，控制電路406可以決定MOS電晶體402的阻抗，以最小化在一或兩目標頻帶中的雜訊。
在本發明之部份實施例中，去耦合電容404係為MOS裝置、MOS電晶體402為NMOS裝置、而去耦合電容404係為PMOS裝置。在本發明之其他實施例中，去耦合電容404為MOS裝置，MOS電晶體402為PMOS裝置，而去耦合電容404為NMOS裝置。
圖5顯示一原始阻抗與依據本發明實施例之調整阻抗的圖。如同在“原始阻抗”的圖中之尖波所示，在阻抗中對應於接近ωinterest 的頻率範圍內開始有一尖波。如上所述，控制電路406檢測有關於接近ωinterest 的阻抗尖波之雜訊尖波並對MOS電晶體402的阻抗作一調整。在阻抗調整後，有效阻抗在接近ωinterest 為較低。然而，在其他頻率的阻抗係隨著對阻抗的調整而增加。
因為出現在任一給定頻率的雜訊量係相關於在該頻率的阻抗，所以調整阻抗對接近ωinterest 的雜訊降低，造成在接近ωinterest 的頻率範圍外的頻率範圍，Vdd 信號中的雜訊的增加。因此，本發明之部份實施例監視在一個以上之頻率範圍內的雜訊並平衡在接近ωinterest 的頻率範圍中的雜訊降低與在一或更多其他頻率範圍中之雜訊增加。
電路控制
圖6表示依據本發明實施例之控制電路406的方塊圖。控制電路406包含雜訊感應機制602及決定機制604。通常，控制電路406採Vdd 信號作為輸入並輸出調整信號以控制MOS電晶體402的阻抗。
控制電路406以下述方式作動。首先，Vdd 信號被輸入至雜訊感應機制602。在本發明之部份實施例中，雜訊感應機制602包含一或更多濾波機制，以將一或更多頻率範圍由Vdd 信號濾出。例如，雜訊感應機制可以含低通濾波器及/或帶通濾波器，其使接近ωinterest 的頻率通過。在本發明之其他實施例中，雜訊感應機制602包含下轉換機制(例如二極體)，以將雜訊信號下轉換至直流。
為了清楚起見，在以下段落中，本發明之實施例只說明雜訊感應機制602使用一濾波機制，以提供來自Vdd 信號的低通濾波信號及帶通濾波信號(接近ωinterest 的頻率範圍)給決定機制604。然而上述其他實施例也以大致相同方式作動(即這些實施例決定在Vdd 信號中之雜訊並對應調整可變阻抗去耦合電容單元301的阻抗)。
雜訊感應機制602使得由Vdd 信號過濾之接近ωinterest 的範圍的低通信號及帶通信號通過至決定機制604。在決定機制604內，控制器比較低通信號的現行值與帶通信號，以決定在該等信號間之差。根據該差，決定機制604可以改變調整信號以增加或減少在MOS電晶體402中的阻抗(見圖4)。例如，決定機制604可以增加MOS電晶體402的阻抗，以降低在接近ωinterest 的頻率範圍內的諧振電路的整個阻抗，或可以降低MOS電晶體402的阻抗，以降低在低頻(及接近ωinterest 的頻率範圍外的其他頻率)的諧振電路的阻抗。注意該ωinterest 可以被定義為電路可能會經歷在Vdd 信號中之雜訊的頻率。例如，想要頻率可能為該電路的諧振頻率(ωres )或電路的操作頻率(ωoperation )的頻率。另外，注意的是，取決於SOC及應用，接近ωinterest 的頻率範圍可以包含幾Hz內的ωinterest 至幾kHz、MHz、或GHz的ωinterest 。
在本發明之部份實施例中，雜訊感應機制602輸出在接近ωinterest 的預定頻率範圍內，在Vdd 信號中的雜訊的現行振幅，及在Vdd 信號的至少另一頻率範圍內的雜訊的預定振幅。在這些實施例中，決定機制604藉由比較在接近ωinterest 的預定頻率範圍內的Vdd 信號中之雜訊的現行振幅與在接近ωinterest 的預定頻率範圍中的Vdd 信號中雜訊的至少一先前振幅，及藉由比較在該Vdd 信號的至少另一頻率範圍中之雜訊的現行振幅與在Vdd 信號的至少另一頻率範圍中的雜訊的至少先前振幅，來決定施加至MOS電晶體的閘極的電壓。
在本發明之部份實施例中，決定機制604保持預定數量的先前阻抗調整與其相關雜訊值記錄。當決定是否改變調整信號(即調整MOS電晶體402的阻抗)時，決定機制604將該現行阻抗與雜訊值與一或更多先前阻抗與雜訊值作比較。使用這些先前值，決定機制604可以遞迴地對阻抗作出調整，直到該接近ωinterest 的雜訊及低頻雜訊被平衡(即各個雜訊信號係相對於在另一雜訊信號上的影響加以調整)。
在本發明之部份實施例中，決定機制604可以為一運算放大器(OP放大器)，其輸出反映在帶通信號與低通信號間之差的大小的信號。
在本發明之部份實施例中，決定機制604並連續作出雜訊位準決定。相反地，決定(及對MOS電晶體402的阻抗調整)係根據部份預設事件加以發生。例如，決定機制604可能以一週期為基準(即，每毫秒、秒、分等)自動地作出比較。另一方面，決定機制604可能不會比較，一直到一或更多有關Vdd 信號的條件為真為止。例如，603可以在Vdd 信號中之雜訊相對於先前雜訊峰值到達新峰值時，才作出比較。
MOS電晶體阻抗調整圖
圖7顯示依據本發明實施例之在耦接至Vdd 信號的可變阻抗去耦合電容單元301中的一串聯MOS電晶體阻抗調整的影響圖。注意，於此為了顯示目的，只描述一可變阻抗去耦合電容單元301，但也可以使用相同原理，兩或更多可變阻抗去耦合電容單元301，以耦接至Vdd 信號，以濾出雜訊。
在圖7中，上圖為Vdd 信號，中間圖為在SOC300中之例示切換雜訊，及下圖為MOS電晶體阻抗控制信號。圖7包含一連串的“切換事件”，或雜訊脈衝，其影響Vdd 信號(例如由一被施加至電力軌的大負載，其可以使Vdd 信號振盪)。每一切換事件係被在上圖以數字標示(1、2等)。
在時間0時，MOS電晶體阻抗控制信號被設定為0伏，造成在MOS電晶體402間很低之阻抗。因此，電感封裝連接對SOC300與去耦合電容404的並聯組合建立一諧振LC電路，在接近ωinterest 的頻率範圍(在此時，ωinterest 為ωres )內有高阻抗值。當第一切換事件發生時(在Vdd 信號上的第一雜訊脈衝)，在接近ωinterest 的頻率範圍外，遭遇少量的切換雜訊，但在Vdd 信號上(見切換事件1)的ωinterest (所示為正弦波)看到顯著“振鈴”雜訊。
注意切換雜訊脈衝開始時包含很多頻率雜訊，其一為在接近ωinterest 的一頻率範圍內。然而，其他頻率係為去耦合電容單元所濾波，留下接近ωinterest 的雜訊在Vdd 信號上。
在第一切換事件時，於切換雜訊很小時，控制電路406決定接近ωinterest 的雜訊很大。回應於此，在時間20nS中，控制電路406決定增加至MOS電晶體402的控制信號為3伏，如下圖所示。在3伏處，MOS電晶體402的阻抗係相當地高於先前設定。
如上圖所示，當切換事件2發生時，因為MOS電晶體402的增加阻抗，所以Vdd 號係遠低於為在ωinterest 之振鈴雜訊的影響。然而，增加阻抗造成在Vdd 信號的大切換雜訊尖波。
因為接近ωinterest 的雜訊很小及切換雜訊很大，所以，在時間40nS，控制電路406降低至MOS電晶體402的控制信號為1伏，如下圖所示。
當切換事件3發生時，因為MOS電晶體402降低阻抗，所以Vdd 信號更為在ωinterest 的振鈴雜訊所影像。然而，切換雜訊尖波被顯著地降低。
因為接近ωinterest 的雜訊較大，而切換雜訊較小，在時間60nS，控制電路406增加至MOS電晶體402的控制信號為2伏。在2伏，MOS電晶體402的阻抗增加。
當切換事件4發生，因為MOS電晶體402的增加阻抗，所以，Vdd 信號較少為在ωinterest 的振鈴雜所影響。然而，在切換雜訊的尖波增加。
在切換事件5及6中，控制電路406持續調整MOS電晶體402的阻抗。
在若干這些調整後，控制電路406作出一決定，以使用哪一阻抗值。當作出決定時，控制電路406使用一或更多預定準則。例如，如果只考量接近ωinterest 的雜訊，則在切換事件2(3伏)所用之設定可以被選擇用作為控制信號，造成在MOS電晶體402的顯著阻抗。如果想要在接近ωinterest 的雜訊與切換雜訊間之妥協，則可以選擇在切換事件3或6(1伏)所用之設定。
程序
圖8顯示依據本發明實施例之控制在Vdd 信號中之雜訊的程序流程圖。
當系統決定如果在Vdd 信號中有雜訊時，則程序開始(步驟800)。當作出此決定時，本發明之部份實施例比較Vdd 信號的第一頻率範圍之振幅與Vdd 信號的第二頻率範圍的振幅，並決定在Vdd 信號中之現行雜訊如何比較前一值的雜訊。其他實施例則下轉換整個雜訊信號至直流值(例如使用二極體)並監視該直流值，以比較至先前直流值。另一實施例中，峰值檢測該Vdd 信號，以檢測雜訊。
根據在Vdd 信號中所決定之雜訊，系統調整施加至MOS電晶體402的閘極上之電壓(見圖4)，以改變MOS電晶體402的阻抗(步驟802)。例如，控制電路406可以增加MOS電晶體402的阻抗，以降低在接近ωinterest 的頻率範圍中的諧振電路的整個阻抗，或可以降低MOS電晶體402的阻抗，以降低諧振電路在一或更多其他頻率的阻抗。
前述本發明實施例的說明只為了顯示及說明的目的。它們並不用以只有或限制本發明至所揭示之形式。因此，很多修改與變化可以為熟習於本技藝者所了解。因此，上述揭示並不用以限制本發明。本發明之範圍只為隨附之申請專利範圍所限定。
100．．．MOS去耦合電容
200．．．MOS電晶體
202．．．電阻
300．．．系統晶片
301．．．可變阻抗去耦合電容單元
302．．．電路
304．．．電路
402．．．MOS電晶體
404．．．去耦合電容
406．．．控制電路
602．．．雜訊感應機制
604．．．決定機制
圖1為典型MOS去耦合電容的電路圖；
圖2為一電阻與MOS電容串聯的電路圖；
圖3為依據本發明實施例之在晶片(SOC)上的例示系統的方塊圖；
圖4為依據本發明實施例之可變阻抗去耦合電容單元的電路圖；
圖5為原始阻抗及依據本發明實施例之調整阻抗的圖；
圖6為依據本發明實施例之控制電路的方塊圖；
圖7為依據本發明實施例之施加至Vdd 信號的可變阻抗去耦合電容單元的一串聯MOS電晶體阻抗調整的作用圖；及
圖8為一流程圖，顯示依據本發明實施例之控制在Vdd 信號中的雜訊的程序。
300．．．系統晶片
301．．．可變阻抗去耦合電容單元
302．．．電路
304．．．電路

Claims (25)

  1. 一種用以控制在電力系統中之雜訊的設備，該電力系統包含電力軌及接地軌，該設備包含：去耦合電容，具有被連接至該接地軌的第一接腳；MOS電晶體，耦接至該去耦合電容，其中該MOS電晶體的源極係耦接至該電力軌及該MOS電晶體的汲極係耦接至該去耦合電容的第二接腳；電感封裝連接，耦接至該電力軌，其中該MOS電晶體及該去耦合電容係被架構以與該電感封裝連接並聯，藉以形成諧振電路；及控制電路，具有輸入耦接至該電力軌及輸出耦接至該MOS電晶體的閘極，其中，該控制電路調整施加至該MOS電晶體的該閘極的電壓，藉此改變該MOS電晶體的阻抗，以降低在接近該諧振電路的想要頻率(ωinterest )的頻率範圍內的雜訊，而不會造成在其他頻率的切換雜訊的不必要增加，該控制電路包含：雜訊感應機制，架構以監視Vdd 信號，且輸出在接近ω interest 的預定頻率範圍中的該Vdd 信號中的該雜訊的現行振幅及該Vdd 信號的至少另一頻率範圍中的該雜訊的現行振幅；及決定機制，架構以藉由比較接近ω interest 的該預定頻率範圍中的該Vdd 信號中的該雜訊的該現行振幅與接近ω interest 的該預定頻率範圍中的該Vdd 信號中的該雜訊的至少一先前振幅，及藉由比較該Vdd 信號的至少另一頻率 範圍中的該雜訊的該現行振幅與該Vdd 信號的至少另一頻率範圍中的該雜訊的至少一先前振幅，而決定施加至該MOS電晶體的該閘極的該電壓。
  2. 如申請專利範圍第1項所述之設備，其中，當輸出在給定頻率範圍中的該Vdd 信號中的該雜訊的該現行振幅時，該雜訊感應機制被架構以取樣在該Vdd 信號中的該雜訊兩或更多次並計算用於該現行振幅的值，以代表在該Vdd 信號中的該雜訊的該兩或更多取樣。
  3. 如申請專利範圍第1項所述之設備，其中該雜訊感應機制被架構以下轉換該Vdd 信號為直流信號並輸出該直流信號；及其中，該決定機制被架構以藉由比較該直流信號的現行值與該直流信號的至少一先前值，而決定施加至該MOS電晶體的該閘極的該電壓。
  4. 如申請專利範圍第1項所述之設備，其中，該雜訊感應機制被架構以檢測該Vdd 信號的至少一頻率範圍的振幅的現行峰值並輸出該現行峰值；及其中，該決定機制被架構以：藉由比較該現行峰值與該Vdd 信號的該至少一頻率範圍的該振幅中的先前峰值，而決定施加至該MOS電晶體的該閘極的該電壓。
  5. 如申請專利範圍第1項所述之設備，其中該控制電路被架構以：增加該MOS電晶體的該阻抗，以降低在接近ω interest 的頻率範圍中的該雜訊；或 降低該MOS電晶體的該阻抗，以降低在其他頻率中之該切換雜訊。
  6. 如申請專利範圍第1項所述之設備，其中該去耦合電容為金屬-氧化物-矽(MOS)電容、金屬-絕緣體-金屬(MIM)電容、或變容器。
  7. 如申請專利範圍第6項所述之設備，其中如果該去耦合電容為MOS電容，則該MOS電晶體為NMOS及該去耦合電容為PMOS，或該MOS電晶體為PMOS，及該去耦合電容為NMOS。
  8. 如申請專利範圍第1項所述之設備，其中該MOS電晶體被架構以操作在線性區，其中在施加至該MOS電晶體的該閘極的該電壓變化產生成比例於在該MOS電晶體的阻抗變化。
  9. 如申請專利範圍第1項所述之設備，其中ω interest 為諧振頻率或操作頻率之一。
  10. 一種用以控制在電力系統中之雜訊的半導體晶片，該電力系統包含電力軌及接地軌，該半導體晶片包含：一組電路，耦接至該電力軌與該接地軌之間，其中該電力軌及該接地軌提供用於該組電路的電力；去耦合電容，具有第一接腳耦接至該接地軌；MOS電晶體與該去耦合電容耦接，其中該MOS電晶體的源極係耦接至該電力軌及該MOS電晶體的汲極係耦接至該去耦合電容的第二接腳； 電感封裝連接，耦接至該電力軌，其中該MOS電晶體及該去耦合電容係被架構以與該電感封裝連接並聯，藉以形成一諧振電路；及控制電路，具有一輸入耦接至該電力軌及一輸出耦接至該MOS電晶體的閘極，其中該控制電路調整施加至該MOS電晶體的該閘極的電壓，藉此改變該MOS電晶體的阻抗，以降低在接近該諧振電路的想要頻率(ωinterest )的頻率範圍內的雜訊，而不會造成在其他頻率的切換雜訊的不必要增加，該控制電路包含：雜訊感應機制，架構以監視Vdd 信號，且輸出在接近ω interest 的預定頻率範圍中的該Vdd 信號中的該雜訊的現行振幅及該Vdd 信號的至少另一頻率範圍中的該雜訊的現行振幅；及決定機制，架構以藉由比較接近ω interest 的該預定頻率範圍中的該Vdd 信號中的該雜訊的該現行振幅與接近ω interest 的該預定頻率範圍中的該Vdd 信號中的該雜訊的至少一先前振幅，及藉由比較該Vdd 信號的至少另一頻率範圍中的該雜訊的該現行振幅與該Vdd 信號的至少另一頻率範圍中的該雜訊的至少一先前振幅，而決定施加至該MOS電晶體的該閘極的該電壓。
  11. 如申請專利範圍第10項所述之半導體晶片，其中，當輸出在給定頻率範圍中的該Vdd 信號中的該雜訊的該現行振幅時，該雜訊感應機制被架構以取樣在該Vdd 信號中的雜訊兩或更多次，並計算用以代表在該Vdd 信號中 的該雜訊的該兩或更多取樣之值。
  12. 如申請專利範圍第10項所述之半導體晶片，其中該雜訊感應機制被架構以下轉換該Vdd 信號為直流信號並輸出該直流信號；及其中，該決定機制被架構以：藉由比較該直流信號的現行值與該直流信號的至少一先前值，而決定施加至該MOS電晶體的該閘極的該電壓。
  13. 如申請專利範圍第10項所述之半導體晶片，其中，該雜訊感應機制被架構以檢測該Vdd 信號的至少一頻率範圍的振幅的現行峰值並輸出該現行峰值；及其中，該決定機制被架構以：藉由比較該現行峰值與該Vdd 信號的該至少一頻率範圍的該振幅中的先前峰值，而決定施加至該MOS電晶體的該閘極的該電壓。
  14. 如申請專利範圍第10項所述之半導體晶片，其中該控制電路被架構以：增加該MOS電晶體的該阻抗，以降低在接近ω interest 的該頻率範圍中的該雜訊；或降低該MOS電晶體的該阻抗，以降低在其他頻率中之該切換雜訊。
  15. 如申請專利範圍第10項所述之半導體晶片，其中該去耦合電容為金屬-氧化物-矽(MOS)電容、金屬-絕緣體-金屬(MIM)電容、或變容器。
  16. 如申請專利範圍第15項所述之半導體晶片，其中如果該去耦合電容為MOS電容，則該MOS電晶體為 NMOS及該去耦合電容為PMOS，或該MOS電晶體為PMOS，及該去耦合電容為NMOS。
  17. 如申請專利範圍第10項所述之半導體晶片，其中該MOS電晶體被架構以操作在線性區，其中在施加至該MOS電晶體的該閘極的該電壓變化產生成比例於在該MOS電晶體的阻抗變化。
  18. 如申請專利範圍第10項所述之半導體晶片，其中ω interest 為諧振頻率或操作頻率之一。
  19. 一種控制在電力系統中的雜訊之方法，該電力系統包含：電力軌耦至一電感封裝連接、接地軌、MOS電晶體、及去耦合電容，其中該MOS電晶體的源極耦接至該電力軌及該MOS電晶體的汲極經由該去耦合電容耦接至該接地軌，及其中該MOS電晶體與該去耦合電容與該電感封裝連接並聯，藉以形成諧振電路，該方法包含：檢測在該電力軌上的Vdd 信號的雜訊，其藉由；比較接近該諧振電路的想要頻率(ω interest )的預定頻率範圍中的該Vdd 信號中的該雜訊的現行振幅與接近ω interest 的該預定頻率範圍中的該Vdd 信號中的該雜訊的至少一先前振幅；及比較該Vdd 信號中的該雜訊的至少另一頻率範圍的現行振幅與該Vdd 信號中的該雜訊的至少另一頻率範圍的至少一先前振幅；以及根據在該Vdd 信號中的所檢測雜訊，調整施加至該MOS電晶體的該閘極的電壓，藉以改變該MOS電晶體的 阻抗，以降低接近ω interest 的該頻率範圍中的該雜訊，而不會造成在其他頻率的切換雜訊的不必要增加。
  20. 如申請專利範圍第19項所述之方法，其中，比較在給定頻率範圍內的該Vdd 信號內的該雜訊的現行振幅涉及取樣在該頻率範圍內的該Vdd 信號中的該雜訊兩或更多次並計算代表在該頻率範圍內在該Vdd 信號中的該雜訊的該兩或更多取樣。
  21. 如申請專利範圍第19項所述之方法，其中檢測在該Vdd 信號中的雜訊涉及：下轉換該Vdd 信號為直流信號；及比較該直流信號的現行值與該直流信號的至少一先前值。
  22. 如申請專利範圍第19項所述之方法，其中檢測在該Vdd 信號中的雜訊涉及：檢測該Vdd 信號的至少一頻率範圍的振幅中的現行峰值；及比較該現行峰值與該Vdd 信號的該至少一頻率範圍的該振幅中的先前峰值。
  23. 如申請專利範圍第19項所述之方法，其中改變該MOS電晶體的該阻抗涉及：增加該MOS電晶體的該阻抗，以降低在接近ω interest 的該頻率範圍中的該雜訊；或降低該MOS電晶體的該阻抗，以降低在其他頻率中之該切換雜訊。
  24. 如申請專利範圍第19項所述之方法，其中該方法更包含使該MOS電晶體操作於線性區，其中在施加至該MOS電晶體的該閘極的該電壓變化產生成比例的在該MOS電晶體的阻抗變化。
  25. 如申請專利範圍第19項所述之方法，其中ω interest 為諧振頻率或操作頻率之一。
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