TWI453578B - 隔離單元以及積體電路 - Google Patents

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Description

隔離單元以及積體電路
本發明為一種隔離單元(isolation cell)，特別是一種使用一獨立電源的一隔離單元以及積體電路。
電路上通常會包含了多個電源域(power domain)，其中每一個電源域可能運作在不同的電源(power voltage)或電壓模式。舉例來說，電路上可能會有一個電源域是運作在不供電(power down或voltage down)模式，而同一時間，另一個電源域是運作供電模式(power on或voltage on)。這樣一來可以降低功率的消耗。不過，如果運作在供電模式的電源域的輸入信號是來自運作在不供電模式的電源域，因為該電源域已經是處在不供電模式，該輸入信號的邏輯準位處於一不確定狀態，可能會使得該電源域內的電路無法運作，進而造成運作在供電模式的電源域無法正常運作。因此，需要隔離單元來確保來自不供電模式的電源域的信號的邏輯準位可以被固定在一預定邏輯準位。
有鑑於此，本發明提供一種隔離單元以及積體電路。
本發明的一實施例為一種隔離單元，用以將一第二電源域與一第一電源域隔離。該隔離單元包括一輸入端、一輸出端、一第一電源端以及一第二電源端。該輸入端，用以接收該第一電源域的一第一信號。該輸出端，用以輸出 具有一預定邏輯準位的一輸出信號，並將該輸出信號傳送至該第二電源域。該第一電源端接收來自一電源的一電壓，該電源是不同於該第一電源域的一第一電源，且該電壓用以供電給該隔離單元。
本發明的另一實施例提供一積體電路，提供一輸出信號給一第二電源域。該積體電路包括一第一電源域以及一隔離單元。第一電源域，由一第一電源所供電。隔離單元，接收該第一電源域的一第一信號，輸出具有一預定邏輯準位的該輸出信號，其中該隔離單元被一第二電源所供電，且該第二電源不同於該第一電源。
本發明的另一實施例提供一積體電路，該積體電路包括一第一電源域、一第二電源域以及一隔離單元。該第一電源域，由一第一電源所供電。該第二電源域，由一第二電源所供電，其中該第一電源域是運作在一供電模式或一不供電模式，且該第二電源域運作在該供電模式。隔離單元，由一第三電源所供電，接收來自該第一電源域的一信號，並輸出具有一預定邏輯準位的一輸出信號至該第二電源域。
本發明提供之隔離單元以及積體電路可以確保來自不供電模式的電源域的信號的邏輯準位可以被固定在一預定邏輯準位。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚 的呈現。以下實施例中所提到的方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明並非用來限制本發明。在本專利說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第1圖為根據本發明的一實施例之一隔離單元的示意圖。該隔離單元(isolation cell)21用以隔離一第二電源域與一第一電源域(power domain)。隔離單元21可以確保隔離單元21的輸出信號維持在一預定邏輯準位(logic state)。第一電源域可能是一不供電電源域(power down power domain)或是運作在一不供電模式(power down mode)，而第二電源域則可能是一供電電源域(power on power domain)或是運作在一供電模式(power on mode)。在另一實施例中，第一電源域可能是另一供電電源域。在本說明書中，不供電電源域或不供電模式指的是該電源域內的電路或元件沒有被供電，換言之，該電源域內的電路 或元件可能無法被運作。供電電源域或供電電源域是指該電源域內的電路或元件有被正常供電，換言之，該電源域內的電路或元件可以正常地運作。隔離單元21可能位於第一電源域之內，或是第一電源域與第二電源域之間，或是位於第二電源域之內。在本說明書中，電源域包含了共用相同電源(power source)的至少一個模組、電路、電路的一部份、或是元件裝置，其中該電源可能提供至少一種電壓準位的電壓給該電源域內的複數個電路、模組或是元件裝置。在相同電源域的至少一個模組、電路、電路的一部份、或是元件裝置可能會被同時開啟(turned on)或關閉(turned off)。在一實施例中，電源域可以被視為一處理單元、模組、電路、電路的一部份或是不同電路的不同部份的集合。
隔離單元21包括一輸入端(圖上標示IN)以及一輸出端(圖上標示OUT)。輸入端用以接收來自第一電源域的一輸入信號，輸出端用以輸出具有一預定邏輯準位的一輸出信號至第二電源域。第一電源域可以由第一電源供電。隔離單元21更包括一接地端(圖上標示GND))、一電源端(圖上標示POWER)以及一獨立電源端(圖上標示RVDD)，其中接地端用以接地，電源端耦接該第一電源，獨立電源端接收來自一第二電源的一電壓，第二電源可以維持該電壓於一預定電壓準位。隔離單元21透過該電源端耦接至第一電源，以避免包含了隔離單元21的電路路徑開路(open)。隔離單元21可以旁路(bypasss)掉耦接第一電源的電源端，如此一來隔離單元21便不會受到第一 電源的影響。隔離單元21可以由異於第二電源的其他電源所供電。在本實施例中，第一電源與第二電源是不同的。在習知的設計中，隔離單元通常被包含在第一電源域的電路內，且只能透過第一電源所供電。當第一電源不再供電給隔離單元後，隔離單元的輸出信號的邏輯準位就不能維持在預定的邏輯準位，如此一來便可能影響了第二電源域中的電路的運作。但根據本實施例的設計，隔離單元21的輸出信號可以一直維持在預定的邏輯準位，且不會受到第一電源的影響。一種設定中避免未知邏輯準位的方法中，隔離單元可以放在該第二電壓源域，或者單獨的電源域。可替換的，本申請實施例中可以將隔離單元放置在第一電源域中。隔離單元21的獨立電源端(RVDD)可以確保隔離單元21可以正常的運作。換句話說，即使當第一電源域運作在不供電模式(power down)時，隔離單元21的輸出信號仍然可以維持在預定的邏輯準位。
隔離單元21更包括一致能端(圖上標示EN)，用以接收一致能信號來控制隔離單元21的輸出信號的邏輯準位。輸出信號的邏輯準位可以由致能信號的邏輯準位決定。在本實施例中，隔離單元21可能是由一及閘(AND gate)所實現，且當該致能信號的邏輯準位為0時，隔離單元21的輸出信號的邏輯準位也為0，且無須考慮隔離單元21的輸入信號的邏輯準位。在另一實施例中，隔離單元21包括一或閘(OR gate)，且當該致能信號的邏輯準位為1時，隔離單元21的輸出信號的邏輯準位也為1，且無須考慮隔離單元21的輸入信號的邏輯準位。在其他實施例 中，隔離單元可能包括了非或閘(NOR gate)、非及閘(NAND gate)或其他可控制隔離單元21的輸出信號的邏輯準位的元件。
在第2至第5圖中，為了簡化說明，接地端都不會表示在圖示上。第2圖為根據本發明之一實施例的隔離單元的的示意圖。在第2圖中，隔離單元31以一及閘為例說明。隔離單元31接收來自一第一電源域的一輸入信號且輸出一輸出信號到一第二電源域。隔離單元31具有一電源端(圖上標示POWER)以及一獨立電源端(圖上標示RVDD)。電源端耦接至一第一電源且獨立電源端可接收來自一第二電源的一電壓。隔離單元31可以透過電源端耦接該第一電源，以避免包含了隔離單元31的電路路徑開路(open)。隔離單元31可以旁路(bypasss)掉耦接第一電源的電源端，如此一來隔離單元31便不會受到第一電源的影響。隔離單元31可以由不同於第二電源的其他電源所供電。在本實施例中，第一電源與第二電源是不同的電源。隔離單元31可接收具有邏輯準位0的一致能信號，如此一來隔離單元31的輸出信號也可被維持在邏輯準位0，且輸出信號的邏輯準位不會受到輸入信號的邏輯準位所影響。
第3圖為根據本發明另一實施例的之隔離單元的示意圖。在第3圖中，隔離單元41以一或閘(OR gate)為例說明。隔離單元41接收來自一第一電源域的一輸入信號且輸出一輸出信號到一第二電源域。隔離單元41具有一電源端(圖上標示POWER)以及一獨立電源端(圖上標示RVDD)。電源端耦接至一第一電源且獨立電源端可接收 來自一第二電源的一電壓。隔離單元41可以透過電源端耦接該第一電源，以避免包含了隔離單元41的電路路徑開路(open)。隔離單元41可以旁路(bypasss)掉耦接第一電源的電源端，如此一來隔離單元31便不會受到第一電源的影響。隔離單元41可以由不同於第二電源的其他電源所供電。在本實施例中，第一電源與第二電源是不同的電源。在第2至第4圖中，不同的電源指的是這些電源可以獨立地被控制。舉例來說，第二電源可能是一個永久供電電源(always-on power source)，而第一電源可能包括一個開關，可以切斷對第一電源域的供電。這些電源可能具有相同的輸出電壓，也可能具有不同的輸出電壓，且這些電源可能都是源自相同的電源供應器。隔離單元41可接收具有邏輯準位1的一致能信號，如此一來隔離單元41的輸出信號也可被維持在邏輯準位1，且輸出信號的邏輯準位不會受到輸入信號的邏輯準位所影響。
第4圖為根據本發明之一實施例的具有一隔離單元的一積體電路的示意圖。在本實施例中，隔離單元52是被整合在第一電源域51之內。第一電源域51可能運作在一供電模式(power on mode)或是一不供電模式(power down mode)，而第二電源域53則運作在一供電模式。不供電模式指的是該電源域不被一電壓所供電，或是被關機。且該電源域內的電路的運作可能無法正常的運作。供電模式指的是該電源域被一電壓所供電，且該電源域內的電路的運作可以正常的運作。積體電路包括了第一電源域51、隔離單元52、第二電源域53以及一獨立電源56(或稱一第 三電源)。第一電源域51由第一電源511所供電，第二電源域53由第二電源531所供電，而隔離單元21則是透過獨立電源端(圖上標示RVDD)由獨立的第三電源56所供電。隔離單元52也會透過電源端(圖上標示POWER)耦接該第一電源511，以避免包含了隔離單元52的電路路徑開路(open)。隔離單元52可以旁路(bypasss)掉耦接第一電源511的電源端，如此一來隔離單元52便不會受到第一電源511的影響。在本實施例中，第三電源56與第一電源511是不同的電源。這邊所指的不同的電源指的是這些電源可以獨立地被控制或是來自不同的電源供應器。
舉例來說，第三電源56可能是一個永久供電電源(always-on power source)，而第一電源511可能包括一個開關，可以切斷對第一電源域51的供電。這些電源可能具有相同電壓準位的輸出電壓，也可能具有不同電壓準位的的輸出電壓，且這些電源可能都是源自相同的電源供應器。第三電源56可以持續的提供電壓給隔離單元52，使得隔離單元52成為一持續運作(always-on)的隔離單元。或者該第三電源56相對於該第二電源域53，並且該第三電源56於該第二電源域53同時開啟。當該第二電源域53於該第三電壓源56同時關閉時，該第三電壓源56可以被關閉。第一電源域51提供一輸入信號給隔離單元52，隔離單元52會輸出具有一預定邏輯準位的一輸出信號給第二電源域53。隔離單元52的輸出信號的邏輯準位是會受到輸入該隔離單元52的一致能信號所改變。在一實施例中，隔離單元52可能由一及閘所實現，且致能信號的邏輯 準位為0。如此一來，隔離單元52的輸出信號的邏輯準位可以確保為0。在另一實施例中，隔離單元52可能由一或閘所實現，且致能信號的邏輯準位為1。如以一來，隔離單元52的輸出信號的邏輯準位可以確保為1。在本實施例中，一電壓位準移位器(level shifter)可以被設置在隔離單元52與第二電源域53之間，用以調整隔離單元52的輸出信號的電壓準位，使隔離單元52的輸出信號的電壓準位符合第二電源域53的要求。
第5圖為根據本發明另一實施例的之具有一隔離單元的一積體電路的示意圖。在本實施例中，隔離單元62是被獨立於一第一電源域61與一第二電源域63之外。隔離單元62被設置在第三電源域68。第一電源域61可能運作在一供電模式(power on mode)或是一不供電模式(power down mode)，而第二電源域63則運作在一供電模式。不供電模式指的是該電源域不被一電壓所供電，或是被關機，且該電源域內的電路的運作可能無法正常的運作。積體電路包括了第一電源域61、隔離單元62、第二電源域63以及第三電源域68，其中第一電源域61由第一電源611所供電，第二電源域63由第二電源631所供電，而第三電源域68則是由第三電源681所供電。隔離單元62可以透過獨立電源端(圖上標示RVDD)由獨立的第四電源或第二電源631所供電。隔離單元62則透過電源端(圖上標示POWER)耦接該第三電源681，此外，這樣可以避免包含了隔離單元62的電路路徑開路(open)的情形發生。隔離單元62可以旁路(bypasss)掉耦接第三電源581的電源端， 如此一來隔離單元62便不會受到第三電源581的影響。在本實施例中，第四電源或第二電源631與第一電源611是不同的電源。這邊所指的不同的電源指的是這些電源可以獨立地被控制或是來自不同的電源供應器。舉例來說，第四電源可能是一個永久供電電源(always-on power source)，而第一電源611可能包括一個開關，可以切斷對第一電源域61的供電。這些電源可能具有相同電壓準位的輸出電壓，也可能具有不同電壓準位的的輸出電壓，且這些電源可能都是源自相同的電源供應器。第四電源或是第二電源631可以持續的提供電壓給隔離單元62。第一電源域61提供一輸入信號給隔離單元62，隔離單元62接收該輸入信號且輸出具有一預定邏輯準位的一輸出信號給第二電源域63。隔離單元62的輸出信號的邏輯準位是會受到輸入該隔離單元62的一致能信號所改變。在一實施例中，隔離單元62可能由一及閘所實現，且致能信號的邏輯準位為0。如此一來，隔離單元62的輸出信號的邏輯準位可以確保為0。在另一實施例中，隔離單元62可能由一或閘所實現，且致能信號的邏輯準位為1。如以一來，隔離單元62的邏輯準位可以確保為1。在本實施例中，一電壓位準移位器(level shifter)可以被設置在隔離單元62與第二電源域53之間，用以調整隔離單元62的輸出信號的電壓準位，使隔離單元62的輸出信號的電壓準位符合第二電源域53的要求。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利 範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。
21、31、41、52、62‧‧‧隔離單元
51、61‧‧‧第一電源域
511、611‧‧‧第一電源
53、63‧‧‧第二電源域
531、631‧‧‧第二電源
56、681‧‧‧第三電源
68‧‧‧第三電源域
第1圖為根據本發明的一實施例之一隔離單元的示意圖。
第2圖為根據本發明的一實施例之隔離單元的示意圖。
第3圖為根據本發明另一實施例之隔離單元的示意圖。
第4圖為根據本發明的另一實施例之具有一隔離單元的一積體電路的示意圖。
第5圖為根據本發明的另一實施例之具有一隔離單元的一積體電路的示意圖。
21‧‧‧隔離單元

Claims (20)

  1. 一種隔離單元，用以將一第二電源域與一第一電源域隔離，包括：一輸入端，用以接收該第一電源域的一第一信號；一輸出端，用以輸出具有一預定邏輯準位的一輸出信號，並將該輸出信號傳送至該第二電源域；一第一電源端；以及一第二電源端；其中該第一電源端接收來自一電源的一電壓，該電源是不同於該第一電源域的一第一電源，且該電壓用以供電給該隔離單元。
  2. 如申請專利範圍第1項所述之隔離單元，其中該隔離單元位於該第一電源域。
  3. 如申請專利範圍第1項所述之隔離單元，其中該第二電源端被旁路。
  4. 如申請專利範圍第1項所述之隔離單元，其中該第一電源域是運作在供電模式或不供電模式，且該第二電源域運作在供電模式。
  5. 如申請專利範圍第1項所述之隔離單元，更包括一致能端，用以接收一致能信號，其中該輸出信號的邏輯準位由該致能信號所決定。
  6. 如申請專利範圍第5項所述之隔離單元，其中該隔離單元包括一及閘，且該致能信號的邏輯準位為0。
  7. 如申請專利範圍第5項所述之隔離單元，其中該隔離單元包括一或閘，且該致能信號的邏輯準位為1。
  8. 一種積體電路，提供一輸出信號至一第二電源域，該積體電路包括：一第一電源域，由一第一電源所供電；以及一隔離單元，接收該第一電源域的一第一信號，輸出具有一預定邏輯準位的該輸出信號，其中該隔離單元被一第二電源所供電，且該第二電源不同於該第一電源。
  9. 如申請專利範圍第8項所述之積體電路，其中該隔離單元位於該第一電源域。
  10. 如申請專利範圍第8項所述之積體電路，其中該隔離單元包括一第一電源端與一第二電源端，該第一電源端接收來自該第二電源的一電壓。
  11. 如申請專利範圍第8項所述之積體電路，其中該第一電源域是運作在供電模式或不供電模式，且該第二電源域運作在供電模式。
  12. 如申請專利範圍第8項所述之積體電路，其中該隔離單元更耦接至不同於該第二電源的一第三電源，或者該隔離單元更耦接至於該第二電源相同的該第三電源。
  13. 如申請專利範圍第8項所述之積體電路，其中該隔離單元更包括一致能端，用以接收一致能信號，其中該輸出信號的邏輯準位由該致能信號的邏輯準位所決定。
  14. 如申請專利範圍第13項所述之積體電路，其中該隔離單元包括一及閘，且該致能信號的邏輯準位為0。
  15. 如申請專利範圍第13項所述之積體電路，其中該隔離單元包括一或閘，且該致能信號的邏輯準位為1。
  16. 一種積體電路，包括： 一第一電源域，由一第一電源所供電；一第二電源域，由一第二電源所供電，其中該第一電源域是運作在供電模式或不供電模式，且該第二電源域運作在供電模式；以及一隔離單元，由一第三電源所供電，接收來自該第一電源域的一信號，並輸出具有一預定邏輯準位的一輸出信號至該第二電源域。
  17. 如申請專利範圍第16項所述之積體電路，其中該隔離單元更包括一致能端，用以接收一致能信號，其中該輸出信號的邏輯準位由該致能信號的邏輯準位所決定。
  18. 如申請專利範圍第16項所述之積體電路，其中該隔離單元包括一第一電源端與一第二電源端，該第一電源端接收來自該第二電源的一電壓。
  19. 如申請專利範圍第17項所述之積體電路，其中該隔離單元包括一及閘，且該致能信號的邏輯準位為0。
  20. 如申請專利範圍第17項所述之積體電路，其中該隔離單元包括一或閘，且該致能信號的邏輯準位為1。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103884981B (zh) * 2014-04-16 2016-11-02 威盛电子股份有限公司 隔离电路
US9785211B2 (en) 2015-02-13 2017-10-10 Qualcomm Incorporated Independent power collapse methodology
US9407264B1 (en) 2015-05-17 2016-08-02 Freescale Semiconductor, Inc. System for isolating integrated circuit power domains
CN109768795A (zh) 2017-11-09 2019-05-17 恩智浦美国有限公司 低泄漏隔离单元
GB2569537B (en) 2017-12-18 2020-02-26 Advanced Risc Mach Ltd A technique for managing power domains in an integrated circuit
CN111258404A (zh) * 2018-12-03 2020-06-09 珠海格力电器股份有限公司 一种隔离电路系统及其进行信号隔离的方法
TWI706621B (zh) * 2019-03-18 2020-10-01 智原科技股份有限公司 具多電源域的電路系統
US11294441B2 (en) * 2020-06-25 2022-04-05 Nvidia Corporation Simplifying power sequencing for integrated circuits
TWI749667B (zh) * 2020-07-27 2021-12-11 瑞昱半導體股份有限公司 積體電路及其訊號傳輸方法
TWI768655B (zh) * 2020-09-16 2022-06-21 瑞昱半導體股份有限公司 具有斷電分區的電子裝置及其分區斷電的方法
CN116301294B (zh) * 2023-05-22 2023-08-08 南京芯驰半导体科技有限公司 一种系统芯片低功耗实现方法、系统芯片、车机及设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100153759A1 (en) * 2008-12-15 2010-06-17 Singhal Rakshit Power gating technique to reduce power in functional and test modes
US20100275051A1 (en) * 2006-04-20 2010-10-28 Shawn Searles Power ok distribution for multi-voltage chips

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100345217C (zh) 2003-04-07 2007-10-24 联发科技股份有限公司 单一位线半导体存储元件的感测电路
US7167017B2 (en) * 2005-03-24 2007-01-23 Texas Instruments Incorporated Isolation cell used as an interface from a circuit portion operable in a power-down mode to a circuit portion in a power-up mode
US7805621B2 (en) * 2006-09-29 2010-09-28 Broadcom Corporation Method and apparatus for providing a bus interface with power management features
CN100507808C (zh) 2007-06-11 2009-07-01 北京中星微电子有限公司 芯片的电源控制装置、方法及一种终端
US20090039462A1 (en) 2007-08-07 2009-02-12 Mediatek Inc. Efuse devices and efuse arrays thereof and efuse blowing methods
CN101251870A (zh) 2008-03-21 2008-08-27 北京中星微电子有限公司 一种仿真验证多电源域中的隔离单元的方法
TW200943720A (en) 2008-04-03 2009-10-16 Faraday Tech Corp Apparatus of data retention for multi power domains
CN101697094A (zh) 2009-10-22 2010-04-21 成都市华为赛门铁克科技有限公司 双电源供电装置及双电源供电方法
US8339177B2 (en) * 2011-01-26 2012-12-25 Freescale Semiconductor, Inc. Multiple function power domain level shifter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100275051A1 (en) * 2006-04-20 2010-10-28 Shawn Searles Power ok distribution for multi-voltage chips
US20100153759A1 (en) * 2008-12-15 2010-06-17 Singhal Rakshit Power gating technique to reduce power in functional and test modes

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Publication number Publication date
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