TWI451529B - 用於原子級及分子級電路的奈米互連體 - Google Patents
用於原子級及分子級電路的奈米互連體 Download PDFInfo
- Publication number
- TWI451529B TWI451529B TW097130063A TW97130063A TWI451529B TW I451529 B TWI451529 B TW I451529B TW 097130063 A TW097130063 A TW 097130063A TW 97130063 A TW97130063 A TW 97130063A TW I451529 B TWI451529 B TW I451529B
- Authority
- TW
- Taiwan
- Prior art keywords
- substrate
- layer
- semiconductor layer
- holes
- oxide layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本發明係與用於一或更多個的:原子層級電路、分子裝置和單分子電路之互連體,以及用來互相連接的方法有關;並且其更明確地(雖然不僅是)係與該等互連體以及在以該電路之基材來加以支持下製造該等互連體的方法有關。
原子與分子裝置以及單分子電路之互連體,需要一在原子層級下係為完全的平面以及一精確的超清淨技術。其尚無法使用已知之奈米微影術的技術來解決。奈米壓印與電子束奈米微影術,係使用會污染該原子及/或分子裝置之支持表面或是分子電路內部的有機物。此外,其等無法達成原子層級之精確度。奈米模板(動態與靜態的)可以避免污染問題但是其並不是原子層級的。再者,這些技術在加工之後都無法提供一原子層級之平坦支持表面。最後,該常用的表面清潔製程,通常會破壞由該奈米微影術所得到的成果。
依據一典型態樣,其提供一種用於在一基材中形成互連體之方法,該基材包含有一位在一氧化物層上之半導體層以構成一在氧化物上之矽的基材,該方法包含有形成數個通入該基材至該半導體層的孔洞,並將該等數個孔洞金
屬化以形成該等互連體。
依據另一典型態樣,其提供一種用於在一基材上之原子的、分子的以及單分子電路之互連體,該基材包含有一位在一氧化物層上之半導體層,以構成一在氧化物上之矽的基材,該互連體包含有形成於該基材中之數個金屬化孔洞,其等係自該基材的一側邊通至該半導體層之摻雜部分。
依據一進一步的典型態樣,其提供一種用於在一基材中摻雜一半導體層之方法,該基材包含有一位在一氧化物層上之半導體層以構成一在氧化物上之矽的基材,該方法包含有形成數個通入該基材至該半導體層,並通過該等數個孔洞來摻雜部分的該半導體層。該方法可以進一步包含有接下來的金屬化該等數個孔洞以形成互連體步驟。
在所有的態樣中,該等孔洞可以自該基材的第二側邊形成。在金屬化作用之前,部分的該半導體層可以通過該等數個孔洞而加以摻雜。在形成該等數個孔洞之前,該半導體層可能已經在其上形成一熱氧化物層與一介電層。在形成該等數個孔洞之前,但是在形成介電層之後,數個經掩蓋金屬電極可以被形成於該介電層中。每個經掩蓋之金屬電極都可以具有一內部末端。該等內部末端可以是彼此相面對的,並且在其等之間可能具有一間隙。在該等數個經掩蓋之金屬電極之間以及在該等內部末端之間仍維持有介電質。奈米電極可以被形成於該等內部末端上並且可以朝向彼此延伸,而在其等之間具有奈米間隙的。該等數個孔洞可以通該等奈米電極、該介電層以及熱氧化物層而形
成。
其可以藉著使用經聚焦離子束來進行摻雜作用。一窗口可以由該基材的第一側邊形成開口並可以延伸至該氧化物層。該第一側邊可以是相對於該第二側邊。該窗口可以在該經掩蓋金屬電極被形成之前加以形成。該氧化物層鄰近於該半導體層之摻雜部分的一部分可以通過該窗口而移除,並且可以暴露該半導體層之一表面。一個電路可能在半導體的暴露表面上被形成層相鄰的被摻雜劑的部分。一電路可以選自於:原子層級的、分子層級的以及奈米層級的。該窗口可以至少部份地藉由晶圓黏接作用來填充以封裝該電路。
該等數個孔洞可以自該氧化物層的一暴露表面通過該窗口而形成。數個頂端電極可以能被形成在該第一側邊的該窗口表面上。該等孔洞可以通過該等數個頂端電極而形成。一電路可以被形成在該半導體鄰進近於該摻雜部分之暴露表面上。該電路可以選自於:原子層級、分子層級以及奈米電路-。
第二介電層可以被形成在該等掩蓋金屬電極之上。該第二介電層可以自該等掩蓋金屬電極的外部末端除移以提供接腳接觸體。
該等孔洞可以是範圍為10至100nm或30至50nm的直徑。該等互連體可以被機械地以該基材來支持;並且可以避免使用有害化學藥品。該半導體層之暴露表面可以維持在原子層級上之清潔。
為了使本發明可以被充分地理解並實施,現在將以非限制性具體例之僅為典型的具體例來加以描述,該等說明係參考該等隨附的例示圖式。
在該等圖式中:第1圖例示說明在該方法的一第一步驟中的一典型具體例之垂直剖面圖,其描述運用低壓氣相沈積("LPCVD")來在一絕緣層上覆矽("SOI")晶圓之晶圓的兩側上生長Si3
N4
和熱SiO2
;第2圖例示說明在該方法的一第二步驟中的一典型具體例,其描述前側窗口之形成以及將團塊基材以KOH向下蝕刻至經掩蓋的氧化物層,而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第3圖例示說明在該方法的一第三步驟中的一典型具體例,其描述藉由微影術來在該Si3
N4
層中製造四個經掩蓋的Au微電極,而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第4圖例示說明在該方法的一第四步驟中的一典型具體例,其描述藉由經聚焦離子束("FIB")或是奈米模板微影術來在該Si3
N4
層中之微電極的該等末端上製造四個經掩蓋的Au奈米電極,而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第5圖例示說明在該方法的一第五步驟中的一典型具體例,其描述使用FIB作用來在四個奈米末端形成孔洞直
到該等孔洞的該等末端進入該SOI層,而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第6圖例示說明在該方法的一第六步驟中的一典型具體例,其描述在該等孔洞之末端的SOI層之離子植入作用(摻雜作用),而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第7圖例示說明在該方法的一第七步驟中的一典型具體例,其描述以導電性金屬來填充該等孔洞,而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第8圖例示說明在該方法的一第八步驟中的一典型具體例之垂直剖面圖,其描述在該電極圖案的該表面上生長一保護Si3
N4
層;第9圖例示說明在該方法的一第九步驟中的一典型具體例之垂直剖面圖,其描述藉著蝕刻作用和SOI的表面重構作用而自該第一側邊移除該經掩蓋氧化物層第10圖例示說明在該方法的一第十步驟中的一典型具體例之垂直剖面圖,其描述用於電氣連接與在製造該原子/分子層級電路之前利用掃瞄作用來檢測該SOI前側表面的該Au微電極之背側開口;並且第11圖例示說明該典型具體例之垂直剖面圖,其描述一可能的互連體圖示其中電子連結係自該第一側邊連至該背側的/原子分子電路。
如第1圖所示,在該製程的開始係為一具有第一側邊12和第二側邊14之基材10。舉例來說,該基材10可以是具有任何適當的厚度之例如矽的任何適當無機半導體基材。在該第二側邊14上,該基材10在一氧化物18的表面上具有一未經摻雜的半導體或半導體材料16,以使得該基材10係為一絕緣層上覆矽("SOI")基材。該材料16係較佳地為一具有較大帶隙之材料,並且如同將在下文中所描述的可以用來機械地穩定欲被製造之互連體的位置。
在該SOI基材10的兩個側邊12,14上係生長出至少一個介電性層,舉例來說,一例如為Si3
N4
、SiO2
或是任何其他的相容之氧化物或介電性材料之層次22,係較佳地藉由低壓化學氣相沈積作用("LPCVD")而在一例如SiO2
熱氧化物的薄層20上生長。該SOI基材可以藉著氫離子導引切割(smart-cut)或是任何其他的技術來製造。在此一方法中,該SiO2
的薄矽層20係藉著經掩蓋的氧化物層18而與大塊的矽基材10分離,並且係被夾合於該等介電層20,22之間。
在第2a圖中,一窗口24係在該介電層20,22中藉由選擇性蝕刻作用而自該第一側邊12形成開口。蝕刻作用係較佳地藉著使用氫氧化鉀(KOH)來進行,而更較佳地係在該經掩蓋的氧化物層18處正常地停止以產生薄的SOI薄膜26。
如第3圖所示,藉由使用奈米模板或是等效之微影術,經掩蓋之金屬微電極28係被製造成該等電極28之末端30係在SOI膜26上彼此面對,而在該等末端30之間的
間隙36係為數微米。該介電層22仍維持在電極28之間以及在電極28的末端30之間。其可以有任何適當數目之電極28(如所顯示之四個),並且其等係較佳地被等距地分離。更較佳地,其等係被架構成使得其等的縱軸係實質上垂直的(雖然其等並未交叉)。該等電極30係較佳地自乾薄SOI膜26的外部邊緣32向其之中心延伸。舉例來說,該薄SOI膜26可以是例如其所顯示之正方形的任何適當形狀。在那種情況中,該電極可以自該薄SOI膜26的每個邊緣32之中心延伸。該微電極28之製造因此會使得該等電極28經掩蓋於該第二側邊14的介電性層22裡面及/或之內。
參照第4圖,經掩蓋的奈米電極34係藉由使用例如奈米模板、經聚焦離子束("FIB")或是光罩之奈米圖案化方法來製造,其等係彼此相向而軸向地延伸超過微電極28之末端30,但是並未彼此交叉或接觸以因此在該等末端30之間留下一奈米層級之間隙35。同樣地,該奈米電極34係略微呈十字形或是星形,但彼此卻並未實際上交叉或接觸。依據最後的幾何設計其他的形狀也是行的。
在第5圖中顯示在該方法中之下一個步驟。在此,孔洞36係藉著使用該FIB技術或蝕刻作用而完全地穿過鄰近於該等電極34之最內側末端的該奈米電極34而形成。如所顯示的,其具有四個圍繞於間隙35之等距地間隔的孔洞36。每個孔洞36都具有一較佳地於10至100nm中的範圍內之直徑,更較佳地為30至50nm。每個孔洞36都通過該
奈米電極34並進入不穿過該薄半導體層16,以使得該半導體層16的一小部分38暴露於該第二側邊14,每一個小部分38都可以通過該等孔洞36而由該第二側邊14進行接觸。該等孔洞36可以是如所顯示的係呈些微錐狀而實質上為圓柱狀,或是任何其他適當的所欲或所需形狀。第6圖該顯示SOI層16的一小部分38,係自該從第二側邊14再次使用FIB作用、直接離子植入或是類似之技術而通過孔洞36來進行摻雜,以形成每個電極34之經摻雜部分40。
在第7圖中,並且在該經摻雜部分40形成之後,每個孔洞36均係以一例如舉例來說鉑(Pt)之導電性金屬42來金屬化或是以其來進行填充至該經摻雜劑的部分40。其可以一有機金屬氣體藉著運用FIB或是等效之技術以來進行。該金屬化作用42可以提供具有較小的電阻並且係自該SOI層16延伸至該對第二側邊14之互連體。該導電性金屬42係以膜26之物質所支持。該導電性金屬42可以實質上完全地填滿該等孔洞36。
第8圖顯示一例如舉例來說Si3
N4
之相容介電性薄膜之薄層42係藉由物理氣相沈積或是等效之技術,而沈積於平面第二側邊表面14上。該層次42將會在移除經掩蓋氧化物層18之下一個步驟期間,保護該第二側邊14以及微米與奈米電極線路,以暴露該薄SOI層16之該表面。其係被顯示於第9圖中,其中該經掩蓋的氧化物層18係通過該窗口24而以該窗口24之整個寬度和深度,來自該第一側邊12移除時。該移除作用可以藉著濕式化學蝕刻作用或是
其之等效作用來進行,以暴露該窗口24的整個寬度和深度之該薄SOI層16的該表面之部分46。濕式化學蝕刻作用可以藉著例如使用一經緩衝之氫氟酸來進行。該部分46係以熱來進行重組而提供一在原子層級上平坦而乾淨之表面。
在第10圖中,較大的接觸墊48係藉著乾式蝕刻或等效技術,而在該介電性薄膜42上形成於在每個微電極28的外部末端50來提供接腳接觸體。該SOI層16之該表面的12的該暴露部分46係被清潔,以提供可以由超高度真空掃瞄穿透式顯微鏡("UHV-STM")來成像之在原子層級上平坦之半導體表面。一原子/分子/奈米層級的電路50然後可以藉著例如STM製程而形成於該摻雜部分上。
藉由此一方式,該金屬互連體42係總是物理上由膜26來加以支持,以允許該互連體42維持在奈米層級。較佳地,該互連體為係與孔洞36相同之大小。該互連體可以是一範圍為10至100nm之直徑,較佳地為30至50nm。該互連體42當做顯示可能略微錐形,實質上圓筒形,或任何其他的適當,需要或需要形狀。一表面之較大區域可能藉由通過一光罩之離子植入作用,而不是在奈米層級區域上使用FIB作用來變成導電性。該表面圖案化製程係不需化學物質的。同樣地,該表面也沒有例如具光有學活性或是電子轟擊活性之化學物質的光阻塗層。其也可以自該第一及/或第二側邊進行圖案化,並使得相對的工作側邊具有在原子層級上乾淨與平坦之表面。
在這一方面同時參照第11圖,該互連體42可以通過窗口24而形成,而電極52係位在窗口24裡面並通過其而形成於該前側表面上。該電極52係在孔洞形成之前被形成,以與該互連體42互動地進行連接。
同時,藉著將該原子及/或分子裝置50與該支持晶圓10的該第二側邊14之電路相互連接,並藉著在到達成該第一表面12之前中止該互連體42,該第一表面12並未被轉換而仍然可以被加以製備或被加以再製備。在製造該等原子及/或分子電路50時,其不需要在該上端表面46上進行奈米微影術。該頂端表面46係維持在原子層級上為平坦的。在該第二側邊14之局部摻雜作用會完成該互連體42而不會影響該頂端活性表面46之平坦度。
藉由將該金屬化互連體42埋入於該第二表面14,該等互連體42係在其等形成該原子與分子層級電路的支持物時被固定。其可以避免自該頂端垂直地使用數個金屬尖端定位裝置。該窗口24可以藉著以晶圓黏接作用來密封該窗口24,而將整個原子及/或分子電路50加以封裝。該電路50然後被包覆於UHV中。
雖然在前面的說明中描述了典型的具體例,習於此技術者將會了解許多在設計、構造及/或運作上之細節的變化,可以在未背離本發明下進行。
10‧‧‧基材
12‧‧‧第一側邊
14‧‧‧第二側邊
16‧‧‧半導體材料
18‧‧‧氧化物層
20,22‧‧‧層次
24‧‧‧窗口
26‧‧‧SOI薄膜
28‧‧‧電極
30‧‧‧電極末端
32‧‧‧外部邊緣
34‧‧‧奈米電極
35,36‧‧‧間隙
38‧‧‧半導體層之一部分
40‧‧‧經摻雜部分
42‧‧‧導電性金屬
46‧‧‧表面部分
48‧‧‧接觸墊
50‧‧‧原子/分子/奈米層級電路
52‧‧‧電極
第1圖例示說明在該方法的一第一步驟中的一典型具體例之垂直剖面圖,其描述運用低壓氣相沈積("LPCVD")
來在一絕緣層上覆矽("SOI")晶圓之兩側上生長Si3
N4
和熱SiO2
;第2圖例示說明在該方法的一第二步驟中的一典型具體例,其描述前側窗口之形成以及將團塊基材以KOH向下蝕刻至經掩蓋的氧化物層,而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第3圖例示說明在該方法的一第三步驟中的一典型具體例,其描述藉由微影術來在該Si3
N4
層中製造四個經掩蓋的Au微電極,而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第4圖例示說明在該方法的一第四步驟中的一典型具體例,其描述藉由經聚焦離子束("FIB")或是奈米模板微影術來在該Si3
N4
層中之微電極的該等末端上製造四個經掩蓋的Au奈米電極,而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第5圖例示說明在該方法的一第五步驟中的一典型具體例,其描述使用FIB作用來在四個奈米末端形成孔洞直到該等孔洞的該等末端進入該SOI層,而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第6圖例示說明在該方法的一第六步驟中的一典型具體例,其描述在該等孔洞之末端的SOI層之離子植入作用(摻雜作用),而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第7圖例示說明在該方法的一第七步驟中的一典型具
體例,其描述以導電性金屬來填充該等孔洞,而(a)係為一垂直剖面圖並且(b)係為一頂端平面圖;第8圖例示說明在該方法的一第八步驟中的一典型具體例之垂直剖面圖,其描述在該電極圖案的該表面上生長一保護Si3
N4
層;第9圖例示說明在該方法的一第九步驟中的一典型具體例之垂直剖面圖,其描述藉著蝕刻作用和SOI的表面重構作用而自該第一側邊移除該經掩蓋氧化物層第10圖例示說明在該方法的一第十步驟中的一典型具體例之垂直剖面圖,其描述用於電氣連接與在製造該原子/分子層級電路之前利用掃瞄作用來檢測該SOI前側表面的該Au微電極之背側開口;並且第11圖例示說明該典型具體例之垂直剖面圖,其描述一可能的互連體圖示其中電子連結係自該第一側邊連至該背側的/原子分子電路。
10‧‧‧基材
16‧‧‧半導體材料
18‧‧‧氧化物層
24‧‧‧窗口
42‧‧‧導電性金屬
46‧‧‧表面部分
48‧‧‧接觸墊
50‧‧‧原子/分子/奈米層級電路
Claims (4)
- 一種形成互連體的方法,該等互連體用於互連一基材之表面的原子的或分子的電路,該基材包含一團塊基材上之氧化物層上的半導體層而形成一氧化物上覆矽基材,該半導體層上形成有一熱氧化物層及一介電層,該方法包含:經由移除該團塊基材的一部份而形成一從該基材之第一側延伸至該氧化物層的窗口以暴露出該氧化物層,該氧化物層位在該第一側及該半導體層之間;在該介電層內形成多數埋入式金屬電極,每一埋入式金屬電極具有一內端部,該等內端部之間存在一間隙且彼此互相面對;該介電層留存在該多數埋入式金屬電極之間以及該等內端部之間;在該等內端部上形成奈米電極,該等奈米電極延伸朝向彼此且彼此之間具有一奈米間隙;形成進入該基材至該半導體層的多數孔洞,該團塊基材中在該等孔洞處的部分業經移除,該等多數孔洞係穿通該等奈米電極、該介電層及該熱氧化物層;通過該等多數孔洞來摻雜該半導體層的部分,該經摻雜之部分係延伸通過該半導體層;及將該等多數孔洞金屬化以形成該等互連體;其中,鄰近該半導體層中經摻雜之部分的該氧化物層中的一部份係通過該窗口而被移除以暴露出該半導體層的一表面,以及其中該電路係形成在鄰近該經摻雜 之部分的該半導體層之暴露表面上。
- 如請求項1的方法,其中該窗口係藉由晶圓接合以封裝該電路而被封閉。
- 一種用於基材上之原子的、分子的和單分子電路的互連體,該基材包含一團塊基材上之氧化物層上的半導體層而形成一氧化物上覆矽基材,該半導體層上形成有一熱氧化物層及一介電層,該基材更包含一窗口,該窗口係經由移除該團塊基材的一部份而自該基材的第一側延伸至該氧化物層以暴露出該氧化物層,該氧化物層位在該第一側及該半導體層之間;該介電層內有多數埋入式金屬電極,每一埋入式金屬電極具有一內端部,該等內端部之間存在一間隙且彼此互相面對;該介電層留存在該多數埋入式金屬電極之間以及該等內端部之間;奈米電極形成在該等內端部上並且延伸朝向彼此且彼此之間具有一奈米間隙;該等互連體包含有:形成在該基材中之多數金屬化孔洞,該團塊基材中在該等孔洞處的部分業經移除,該等孔洞係自該基材的一側通至該半導體層中經摻雜之部分,該經摻雜之部分係延伸通過該半導體層,該等多數孔洞係穿通該等奈米電極、該介電層及該熱氧化物層;其中該半導體層之一表面係經由該窗口藉著移除該氧化物層中鄰近該半導體層之經摻雜部份的一部分而暴露,該半導體層之暴露表面係一原子級平坦半導體表面; 且其中該電路形成在鄰近該經摻雜部分的該半導體層之暴露表面上。
- 如請求項3的互連體,其中該窗口係藉由晶圓接合以封裝該暴露表面上的電路而被封閉。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/SG2007/000247 WO2009022982A1 (en) | 2007-08-10 | 2007-08-10 | Nano-interconnects for atomic and molecular scale circuits |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200913144A TW200913144A (en) | 2009-03-16 |
TWI451529B true TWI451529B (zh) | 2014-09-01 |
Family
ID=40350917
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW097130063A TWI451529B (zh) | 2007-08-10 | 2008-08-07 | 用於原子級及分子級電路的奈米互連體 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8420530B2 (zh) |
EP (1) | EP2186128B1 (zh) |
TW (1) | TWI451529B (zh) |
WO (1) | WO2009022982A1 (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2969592B1 (fr) | 2010-12-23 | 2013-02-08 | Commissariat Energie Atomique | Dispositif pour connecter des nano-objets a des systèmes électriques externes, et procédé de fabrication du dispositif |
JP5917853B2 (ja) | 2011-08-11 | 2016-05-18 | 富士通コンポーネント株式会社 | スイッチ及びコネクタ |
FR2992773B1 (fr) | 2012-06-27 | 2015-05-15 | Commissariat Energie Atomique | Structure d'accueil pour connecter electriquement un nano-objet sur une face de celle-ci et en reprendre le contact electrique sur la face opposee, et procedes de fabrication de la structure |
US9281211B2 (en) | 2014-02-10 | 2016-03-08 | International Business Machines Corporation | Nanoscale interconnect structure |
FR3026560B1 (fr) | 2014-09-30 | 2016-10-28 | Commissariat Energie Atomique | Structure d'encapsulation pourvue d'un capot et d'un substrat, pour connecter au moins un nano-objet sur une face du substrat et en reprendre le contact au travers du capot, et procede de fabrication de la structure |
KR101765387B1 (ko) * | 2015-06-24 | 2017-08-23 | 서강대학교산학협력단 | 금속 코아 간 초미세 보이드를 가지는 나노 갭 구조체 및 이를 이용한 분자 검출 장치 및 방법, 선택적 에칭을 통한 상기 나노 갭 구조체의 제조 방법 |
FR3042064B1 (fr) | 2015-10-05 | 2019-06-14 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Dispositif pour connecter au moins un nano-objet associe a une puce permettant une connexion a au moins un systeme electrique externe et son procede de realisation |
FR3050072B1 (fr) * | 2016-04-08 | 2018-04-13 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Dispositif pour connecter au moins un nano-objet et son procede de realisation |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0391562B1 (en) * | 1989-04-07 | 1997-01-08 | STMicroelectronics Limited | Semiconductor devices incorporating a tungsten contact and fabrication thereof |
US20040056307A1 (en) * | 2002-09-19 | 2004-03-25 | Won-Ju Cho | Ultra small-sized soi mosfet and method of fabricating the same |
US20040224501A1 (en) * | 1996-05-22 | 2004-11-11 | Yung-Tsun Lo | Manufacturing method for making tungsten-plug in an intergrated circuit device without volcano phenomena |
US20050059204A1 (en) * | 2001-10-17 | 2005-03-17 | Hymite A/S, A Kgs, Lyngby, Denmark Corporation | Semiconductor structure with one or more through-holes |
US20070029620A1 (en) * | 2005-08-08 | 2007-02-08 | International Business Machines Corporation | Low-cost high-performance planar back-gate cmos |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5933252B2 (ja) * | 1978-07-13 | 1984-08-14 | 三菱電機株式会社 | 半導体装置の製造方法 |
EP0316799B1 (en) * | 1987-11-13 | 1994-07-27 | Nissan Motor Co., Ltd. | Semiconductor device |
US5426072A (en) | 1993-01-21 | 1995-06-20 | Hughes Aircraft Company | Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate |
DE60035994T2 (de) | 2000-10-04 | 2008-06-05 | Qimonda Ag | Verfahren zur Herstellung eines dünnen selbsttragenden Halbleitervorrichtungsfilms und einer dreidimensionalen Halbleitervorrichtung |
JP2005353997A (ja) | 2004-06-14 | 2005-12-22 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
JP5117698B2 (ja) * | 2006-09-27 | 2013-01-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7553760B2 (en) * | 2006-10-19 | 2009-06-30 | International Business Machines Corporation | Sub-lithographic nano interconnect structures, and method for forming same |
-
2007
- 2007-08-10 US US12/672,885 patent/US8420530B2/en not_active Expired - Fee Related
- 2007-08-10 EP EP07794259.7A patent/EP2186128B1/en not_active Not-in-force
- 2007-08-10 WO PCT/SG2007/000247 patent/WO2009022982A1/en active Application Filing
-
2008
- 2008-08-07 TW TW097130063A patent/TWI451529B/zh active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0391562B1 (en) * | 1989-04-07 | 1997-01-08 | STMicroelectronics Limited | Semiconductor devices incorporating a tungsten contact and fabrication thereof |
US20040224501A1 (en) * | 1996-05-22 | 2004-11-11 | Yung-Tsun Lo | Manufacturing method for making tungsten-plug in an intergrated circuit device without volcano phenomena |
US20050059204A1 (en) * | 2001-10-17 | 2005-03-17 | Hymite A/S, A Kgs, Lyngby, Denmark Corporation | Semiconductor structure with one or more through-holes |
US20040056307A1 (en) * | 2002-09-19 | 2004-03-25 | Won-Ju Cho | Ultra small-sized soi mosfet and method of fabricating the same |
US20070029620A1 (en) * | 2005-08-08 | 2007-02-08 | International Business Machines Corporation | Low-cost high-performance planar back-gate cmos |
Also Published As
Publication number | Publication date |
---|---|
US20110018138A1 (en) | 2011-01-27 |
US8420530B2 (en) | 2013-04-16 |
WO2009022982A1 (en) | 2009-02-19 |
EP2186128A4 (en) | 2012-01-04 |
TW200913144A (en) | 2009-03-16 |
EP2186128A1 (en) | 2010-05-19 |
EP2186128B1 (en) | 2013-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI451529B (zh) | 用於原子級及分子級電路的奈米互連體 | |
KR100957647B1 (ko) | 나노크기 장치 | |
TWI463565B (zh) | 使用共形氮化物形成自上而下堅固之矽奈米結構的方法及其結構 | |
TWI458671B (zh) | 微機械構件及相關製造方法 | |
US20100148183A1 (en) | Method of Forming a Carbon Nanotube-Based Contact to Semiconductor | |
US8569089B2 (en) | Nano-devices formed with suspended graphene membrane | |
TWI533024B (zh) | 樣本收集元件以及樣本收集元件陣列 | |
US7989286B2 (en) | Electronic devices using carbon nanotubes having vertical structure and the manufacturing method thereof | |
TW201108331A (en) | Semiconductor device and production method thereof | |
CN1935632A (zh) | 制造纳米线器件的方法 | |
US10772720B2 (en) | Method of assembling artificial electronic skin | |
TW201322448A (zh) | 奈米網格通道鰭式場效電晶體及生物感測器 | |
US7510960B2 (en) | Bridge for semiconductor internal node | |
JPH036675B2 (zh) | ||
Dong et al. | Wafer bonding solution to epitaxial graphene–silicon integration | |
CN101192563A (zh) | 避免金属布线制程中晶圆边界剥离的方法 | |
CN107665883A (zh) | 半导体装置以及半导体装置的制造方法 | |
US8519391B2 (en) | Semiconductor chip with backside conductor structure | |
US20110168983A1 (en) | Semiconductor Device and Manufacturing Method Thereof | |
US20050069687A1 (en) | Apparatus and method for making a tensile diaphragm with a compressive region | |
Lwin et al. | Silicon on insulator nanoscale backside interconnects for atomic and molecular scale circuits | |
EP3229283B1 (fr) | Dispositif pour connecter au moins un nano-objet et son procede de realisation | |
EP3007218B1 (fr) | Structure d'encapsulation d'un nano-objet pourvue d'un capot et d'un substrat avec reprise de contact au travers du capot, et son procede de fabrication | |
WO2008069485A1 (en) | The electronic devices using carbon nanotubes having vertical structure and the manufacturing method thereof | |
WO2022104972A1 (zh) | 半导体器件及其制作方法 |