TWI451477B - 半導體製程 - Google Patents

Description

半導體製程

本發明是有關於一種半導體製程，且特別是有關於一種微影製程。

一般來說，在製作積體電路時，會用各種技術形成多層堆疊的結構，以提供不同的作用，比如導電層、介電層、絕緣層或是用於增加兩層間附著力的黏著層，同時也採用不同的材料以使元件達到最佳的效能。

舉例來說，在習知的積體電路製程中，於晶圓上依序沈積第一介電層、導體層與第二介電層之後，會在第二介電層上先形成一層光阻層，然後對晶圓的邊緣區進行洗邊步驟，包括晶圓光阻珠移除製程(Edge Bead Removal，EBR)以及晶圓邊緣曝光製程(Wafer Edge Exposure，WEE)，以去除邊緣區的光阻層。然後，再將第二介電層圖案化。之後，再於第二介電層上形成其他膜層或進行後續其他製程。

然而，在第二介電層的圖案化過程中，由於位於邊緣區的第二介電層的蝕刻速率通常較快，且位於導體層與晶圓之第一介電層厚度較薄，所以蝕刻劑可能會穿透第二介電層、導體層以及第一介電層而直接損害到晶圓。如此一來，經損壞的晶圓邊緣可能會產生一些碎片或顆粒，而在進行後續的沉積製程或蝕刻製程時，這些碎片或顆粒可能會造成所謂的炸開顆粒缺陷(bump defect)並灑進晶圓的中心區，導致產品良率大幅降低。

本發明提供一種半導體製程，以防止晶圓邊緣損傷。

本發明提出一種半導體製程。提供一晶圓，晶圓上已形成有一材料層，且晶圓包括一中心區與環繞中心區的一邊緣區。於材料層上形成一負型光阻層。對位於邊緣區的負型光阻層進行一晶圓邊緣曝光製程。使用一光罩為罩幕，對位於中心區與邊緣區的負型光阻層進行一曝光製程。對經曝光之該負型光阻層進行一顯影製程，以得到一圖案化負型光阻層。以圖案化負型光阻層為罩幕，圖案化材料層，以形成一圖案化材料層。移除圖案化負型光阻層。

在本發明之一實施例中，上述之晶圓邊緣包括一記憶胞區與一周邊區。

在本發明之一實施例中，在進行晶圓邊緣曝光製程之後，對負型光阻層進行曝光製程的步驟。

在本發明之一實施例中，在進行晶圓邊緣曝光製程之前，對負型光阻層進行曝光製程的步驟。

在本發明之一實施例中，上述之圖案化材料層包括依序堆疊於該晶圓上的一導體層與一介電層。

在本發明之一實施例中，上述之導體層的材料包括多晶矽。

在本發明之一實施例中，上述之介電層的材料包括氧化矽/氮化矽/氧化矽(ONO)複合材料。

在本發明之一實施例中，上述之晶圓邊緣曝光製程的曝光能量範圍介於60 mW至300 mW。

在本發明之一實施例中，上述之邊緣區之寬度介於1 mm至3 mm。

基於上述，本發明之半導體製程使用經曝光的負型光阻層來覆蓋晶圓之邊緣區，以保護晶圓之邊緣區。如此一來，在以負型光阻層為罩幕對其下方的材料層進行圖案化時，圖案化製程不會傷害到晶圓之邊緣區，進而使產品具有較佳的良率。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至1G為根據本發明一實施例所繪示之半導體製程的剖面示意圖。圖2是圖1A之晶圓的上視圖，其中省略繪示晶圓上的膜層。請同時參照圖1A及圖2，首先，提供一晶圓100，晶圓100上已形成有一材料層110，且晶圓100包括一中心區102a與環繞中心區102a的一邊緣區102b。舉例來說，邊緣區102b定義為具有寬度W的環狀區，寬度W約為晶圓直徑D之0.2/100至2/100。在一實施例中，12吋晶圓(其直徑為300毫米)之邊緣區102b的寬度約為1至3毫米。其中，中心區102a與邊緣區102b例如是包括記憶胞區與周邊區(未繪示)，但邊緣區102b通常被認為是無效區。在本實施例中，材料層110例如是包括依序堆疊於晶圓100上的一導體層112與一介電層114。導體層112例如是作為浮置閘極材料層，以及導體層112的材料例如是包括多晶矽。介電層114例如是作為閘間介電層，以及介電層114的材料例如是包括氧化矽/氮化矽/氧化矽(ONO)複合材料。再者，在本實施例中，晶圓100與導體層112之間更配置有一介電層104，介電層104例如是作為穿隧介電層，以及介電層104的材料例如是包括高密度電漿(HDP)氧化層。當然，在其他實施例中(未繪示)，材料層110也可以僅包括一導體層、一介電層或其他材料層，本發明未對其加以限制。

請參照圖1B，接著，於材料層110上形成一負型光阻層120。負型光阻層120的形成方法例如是旋轉塗佈法。換言之，負型光阻層120形成於整個晶圓100上，以覆蓋晶圓100的中心區102a與邊緣區102b。

請參照圖1C，然後，對晶圓100之邊緣區102b的負型光阻層120進行一晶圓邊緣曝光製程。晶圓邊緣曝光製程的曝光能量範圍例如是介於60 mW至300 mW。在本實施例中，晶圓邊緣曝光製程(未繪示)例如是利用光纖將光源導引至一狹縫中而照射到晶圓100之邊緣區102b，利用轉盤旋轉晶圓100，同時以光源照射晶圓之邊緣區102b部分，對晶圓100之邊緣區102b的負型光阻層120進行曝光製程，以於邊緣區102b得到經曝光的負型光阻層120。基於負型光阻層120的特性，位於邊緣區102b之經曝光的負型光阻層120會交聯(cross link)，因此光阻會硬化留置。

請參照圖1D，接著，使用一光罩(未繪示)為罩幕，對位於中心區102a與邊緣區102b的負型光阻層120進行曝光製程，以得到一圖案化負型光阻層122。詳言之，以光罩搭配步進機的方式來對整個晶圓100上的負型光阻層120進行曝光，以曝光晶圓100之中心區102a與邊緣區102b。特別注意的是，雖然在本實施例中是以先對晶圓100進行晶圓邊緣曝光製程，再以光罩對晶圓100進行曝光製程為例，然而，在一實施例中，也可以是先以光罩對晶圓100進行曝光製程，再對晶圓100進行晶圓邊緣曝光製程。

請參照圖1E，然後，對經曝光之負型光阻層120進行顯影製程，以得到圖案化負型光阻層122。其中，由於位於邊緣區102b之負型光阻層120經晶圓邊緣曝光製程處理，所以位於邊緣區102b之負型光阻層120在進行顯影製程後會被保留下來，而不會被移除。

請參照圖1F，而後，以圖案化負型光阻層122為罩幕，圖案化材料層110，以形成一圖案化材料層110a。在本實施例中，圖案化材料層110a例如是包括依序堆疊的圖案化導體層112a與圖案化介電層114a，其中圖案化導體層112a例如是浮置閘極層，圖案化介電層114a例如是閘間介電層。圖案化材料層110的方法例如是乾式蝕刻製程或濕式蝕刻製程。特別注意的是，在材料層110的圖案化製程中，由於位於邊緣區102b之材料層110上覆蓋有圖案化負型光阻層122，因此位於邊緣區102b之材料層110實質上不會進行圖案化。換言之，在材料層110的圖案化製程中，晶圓100之邊緣區102b上至少覆蓋有材料層110與圖案化負型光阻層122，故能避免晶圓100的邊緣區102b在此製程中損傷。因此，本實施例之半導體製程可以避免因位於邊緣區102b之材料層110的蝕刻速率過快，而損傷材料層110下方之晶圓100的問題。再者，由於晶圓100的邊緣區102b實質上為晶圓的無效區，因此雖然位於晶圓100的邊緣區102b上的材料層110因被圖案化負型光阻層122覆蓋而無法進行圖案化，但其實質上不會影響到半導體元件的特性。

請參照圖1G，接著，移除圖案化負型光阻層122。移除圖案化負型光阻層122的方法例如是乾式蝕刻製程或濕式蝕刻製程。在一實施例中(未繪示)，後續製程更包括於圖案化材料層110a上形成另一材料層，並圖案化該材料層以形成另一圖案化材料層。舉例來說，該圖案化材料層可以是控制閘極層。值得一提的是，由於本實施例之半導體製程能避免晶圓100的邊緣區102b受損，因而能避免因受損晶圓100所導致的顆粒污染問題。詳言之，晶圓100之邊緣區102b的受損可能會產生一些碎片或顆粒，而在進行後續的沉積製程或蝕刻製程(諸如沉積或蝕刻材料層)時，這些碎片或顆粒可能會造成所謂的炸開顆粒缺陷並灑進晶圓100的中心區102a，而本實施例之半導體製程則能避免這些問題的發生。特別注意的是，雖然在本實施例中是以製造快閃記憶體為例，但本發明不限於此，本發明可用於各種半導體元件之膜層的微影製程中。此外，雖然在本實施例中是以材料層110包括複數個膜層(包括導體層112與介電層114)為例，但材料層110也可以是單一膜層(諸如僅包括一導體層、一介電層或一其他材料層)，換言之，本實施例僅是以多個膜層一起進行圖案化為例，但本發明當然適用於單一膜層的圖案化製程中。

在本實施例之半導體製程中，於晶圓上形成負型光阻層，且對位於邊緣區的負型光阻層進行晶圓邊緣曝光製程，使得負型光阻層能覆蓋晶圓的邊緣區，以保護晶圓的邊緣區不受後續蝕刻製程的破壞。換言之，位於晶圓的邊緣區的材料層實質上不進行圖案化，因而晶圓的邊緣區至少被材料層與負型光阻層保護，而不會被蝕刻製程所使用的蝕刻劑破壞，以保持完整的結構。因此，晶圓的邊緣區不會產生易導致炸開顆粒缺陷及灑進晶圓的中心區的碎片或顆粒。再者，由於邊緣區實質上為晶圓的無效區，因此即使其上的材料層未進行圖案化，亦不會影響到半導體元件的特性。特別是，本實施例之半導體製程能與現有製程結合，無須增加額外的步驟或大幅增加生產成本，以大幅提升產品良率。

綜上所述，本發明之半導體製程使用經曝光的負型光阻層來覆蓋晶圓之邊緣區，以保護晶圓之邊緣區。如此一來，在以負型光阻層為罩幕對其下方的材料層進行圖案化時，圖案化製程不會傷害到晶圓之邊緣區，進而使產品具有較佳的良率。特別是，本實施例之半導體製程能與現有製程結合，無須增加額外的步驟或大幅增加生產成本，使得產品具有較佳的元件特性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．晶圓

102a．．．中心區

102b．．．邊緣區

104、114、114a．．．介電層

110、110a．．．材料層

112、112a．．．導體層

120．．．負型光阻層

122．．．圖案化負型光阻層

D．．．直徑

W．．．寬度

圖1A至1G為根據本發明一實施例所繪示之半導體製程的剖面示意圖。

圖2是圖1A之晶圓的上視圖。

100．．．晶圓

102a．．．中心區

102b．．．邊緣區

104、114、114a．．．介電層

110、110a．．．材料層

112、112a．．．導體層

122．．．圖案化負型光阻層

Claims (9)

1. 一種半導體製程，包括：提供一晶圓，該晶圓包括一中心區與一邊緣區，其中該邊緣區環繞該中心區，且該晶圓上已形成有一材料層；於該材料層上形成一負型光阻層；對位於該邊緣區的該負型光阻層進行一晶圓邊緣曝光製程，以使該負型光阻層硬化留置；使用一光罩為罩幕，對位於該中心區與該邊緣區的該負型光阻層進行一曝光製程；對經曝光之該負型光阻層進行一顯影製程，以得到一圖案化負型光阻層；以該圖案化負型光阻層為罩幕，圖案化該材料層，以形成一圖案化材料層，其中該邊緣區的該圖案化負型光阻層覆蓋該邊緣區的該材料層；以及移除該圖案化負型光阻層。
2. 如申請專利範圍第1項所述之半導體製程，其中該晶圓邊緣包括一記憶胞區與一周邊區。
3. 如申請專利範圍第1項所述之半導體製程，在進行該晶圓邊緣曝光製程之後，對該負型光阻層進行該曝光製程的步驟。
4. 如申請專利範圍第1項所述之半導體製程，在進行該晶圓邊緣曝光製程之前，對該負型光阻層進行該曝光製程的步驟。
5. 如申請專利範圍第1項所述之半導體製程，其中該材料層包括依序堆疊於該晶圓上的一導體層與一介電層。
6. 如申請專利範圍第5項所述之半導體製程，其中該 導體層的材料包括多晶矽。
7. 如申請專利範圍第5項所述之半導體製程，其中該介電層的材料包括氧化矽/氮化矽/氧化矽(ONO)複合材料。
8. 如申請專利範圍第1項所述之半導體製程，其中該晶圓邊緣曝光製程的曝光能量範圍介於60mW至300mW。
9. 如申請專利範圍第1項所述之半導體製程，其中該邊緣區之寬度介於1至3毫米。