TWI436362B - 記憶體之復新系統及其操作方法 - Google Patents

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Chih Wen Cheng
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Description

記憶體之復新系統及其操作方法
本發明是有關於一種記憶體之復新系統及其操作方法，特別是有關於一種嵌入式動態隨機存取記憶體(embedded DRAM,eDRAM)之復新系統及其操作方法。
動態隨機存取記憶體(DRAM)裝置為熱門的記憶體裝置，用以把資料儲存在電子系統中。由於低功率電子裝置的出現，對於動態隨機存取記憶體設計者而言，降低功率消耗的需求為重要的目標。傳統上動態隨機存取記憶體的記憶胞包括電晶體和儲存電容。藉由充電儲存電容以寫入資料。然而，在未執行讀取寫入操作一段時間後，漏電流可能會移除儲存於儲存電容中的電荷，導致資料遺失，因此需要復新(refresh)操作以重新寫入資料。
由於儲存電容的漏電流(leakage current)和溫度有高度相關，所以漏電流會隨著溫度上升而快速增加，相反地，漏電流會隨著溫度下降而減少。因此當操作溫度下降時，記憶胞不需要頻繁地復新以重新寫入資料。若依溫度變化來調整復新頻率，則可以減少動態隨機存取記憶體之功率消耗。習知技藝中，藉由溫度感測器感測記憶體之溫度，溫度感測器可依據所偵測的溫度來改變自 我復新的週期，舉例來說，當溫度感測器偵測到低溫時，可藉由維持較長的自我復新週期來降低電流損耗，達到節能的效果。
有鑑於上述習知技藝之問題，本發明之目的就是在提供一種記憶體之復新系統及其操作方法，以解決漏電流移除儲存於儲存電容中的電荷，而導致資料遺失等問題。
根據本發明之其中一目的，提出一種記憶體之復新系統，其包含：偵測比較電路、邏輯電路和計時電路。偵測比較電路偵測記憶體中記憶胞之儲存電容之電壓值，並比較電壓值和參考電壓以產生對應之數位碼，每一記憶胞係對應每一數位碼，以形成第一狀態，並於特定時間間隔後偵測每一記憶胞，以形成第二狀態。邏輯電路比較第一狀態和第二狀態以判斷是否改變復新資料的復新週期。計時電路根據邏輯電路判斷之結果改變復新週期。
其中，電壓值操作於1/2VDD至VDD之間。
其中，第一狀態和第二狀態為相同數位碼時，則增加復新週期。
其中，第一狀態和第二狀態為相同數位碼時，則增加復新週期至兩倍或多倍。
其中，第一狀態和第二狀態為不同數位碼時，則固定復新週期。
其中，其中每一記憶胞之電壓值小於參考電壓時，則終止復新。
根據本發明之另一目的，提出一種記憶體之復新系統之操作方法，包含下列步驟：首先，利用偵測比較電路偵測記憶體中記憶胞之儲存電容之電壓值。接著，藉由偵測比較電路比較電壓值和參 考電壓以產生對應之數位碼，每一記憶胞係對應每一數位碼，以形成第一狀態，並於特定時間間隔後偵測每一記憶胞，以形成第二狀態。接著，透過邏輯電路比較第一狀態和第二狀態以判斷是否改變復新資料的復新週期。最後，根據邏輯電路判斷之結果，利用計時電路改變復新週期。
其中，電壓值操作於1/2VDD至VDD之間。
其中，第一狀態和第二狀態為相同數位碼時，則增加復新週期。
其中，第一狀態和第二狀態為相同數位碼時，則增加復新週期至兩倍或多倍。
其中，第一狀態和第二狀態為不同數位碼時，則固定復新週期。
其中，其中每一記憶胞之電壓值小於參考電壓時，則終止復新。
承上所述，依本發明之記憶體之復新系統及其操作方法，其可具有一或多個下述優點：
(1)此記憶體之復新系統及其操作方法可藉由偵測電壓的變化量以改變復新資料的復新週期，達到節能的效果。
(2)此記憶體之復新系統及其操作方法不需要破壞記憶體中記憶胞之結構。
(3)此記憶體之復新系統及其操作方法不需要量測記憶體本身的溫度，藉由電壓的變化量得知溫度變化的趨勢。
1‧‧‧記憶體之復新系統
11‧‧‧偵測比較電路
111‧‧‧比較器
12‧‧‧邏輯電路
13‧‧‧計時電路
2‧‧‧記憶體
21‧‧‧記憶胞
211‧‧‧電晶體
212‧‧‧儲存電容
S1-S4、S11-S61‧‧‧步驟
第1圖 係為本發明之記憶體之復新系統之示意圖； 第2圖 係為偵測比較電路偵測記憶體之示意圖；第3圖 係為本發明之記憶體之復新系統之第一實施例示意圖；第4圖 係為本發明之記憶體之復新系統之第二實施例示意圖；第5圖 係為本發明之記憶體之復新系統之第三實施例示意圖；第6圖 係為本發明之記憶體之復新系統之操作方法之流程圖；以及第7圖 係為本發明之記憶體之復新系統之操作方法之第一實施例流程圖。
請參閱第1圖，其係為本發明之記憶體之復新系統之示意圖。圖中，用於記憶體2之復新系統1包含偵測比較電路11、邏輯電路12和計時電路13。請參閱第2圖，其係為偵測比較電路11偵測記憶體2之示意圖。記憶體2中其記憶胞21包含電晶體211和儲存電容212。偵測比較電路11偵測記憶胞21之儲存電容212之電壓值，並透過比較器(comparator)111比較儲存電容212之電壓值和參考電壓值，以產生0和1的數位碼。當儲存電容212之電壓值小於參考電壓值時，則產生1的數位碼。當儲存電容212之電壓值大於參考電壓值時，則維持0的數位碼。每一記憶胞21係對應一個數位碼，以第2圖為例，其包含十個記憶胞21，因此透過比較器111比較的結果，可對應出十個數位碼，以形成第一狀態，並於特定時間間隔後偵測每一記憶胞21，亦對應出十個數位碼，以形成第二狀態。舉例來說，當第一狀態為(0000000000)時，其表示為所有記憶胞21之儲存電容212之電壓值皆大於參考電壓值。當第二狀態為(1111000000)時，其表示為有四個記憶胞21之儲存電容212之 電壓值小於參考電壓值。
邏輯電路12比較第一狀態和第二狀態以判斷是否改變復新資料的復新週期。舉例來說，當時間t=0時，第一狀態為(0000000000)，當時間t=t1時，第二狀態為(1111000000)，因為第一狀態和第二狀態為不同數位碼，因此復新週期維持為t1，以t1時間復新資料。當時間t=0時，第一狀態為(0000000000)，當時間t=t1時，第二狀態為(0000000000)，因為第一狀態和第二狀態為相同數位碼，因此可增加復新週期，以兩倍或多倍的復新週期以復新資料，此時復新週期為2t1或多倍t1。當邏輯電路12判斷第一狀態或第二狀態為(1111111111)時，則表示所有記憶胞21之儲存電容212之電壓值皆小於參考電壓值，邏輯電路12判斷終止復新資料，因此計時電路13可根據邏輯電路12判斷之結果改變復新週期或終止復新。
請參閱第3圖，其係為本發明之記憶體之復新系統之第一實施例示意圖。記憶體操作溫度為一般溫度之情況，且記憶體中儲存電容之電壓係操作於1/2VDD至VDD之間。其中，當記憶體之操作電壓為1.2V，因此儲存電容之電壓係操作於0.6V至1.2V之間。
當時間t=0時，偵測比較電路11進行第一次偵測，偵測比較電路11偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第一狀態，其數位碼之組合為(0000000000)。
當時間t=t1時，偵測比較電路11進行第二次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比 較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為(1111000000)，其中第一狀態和第二狀態為不同之數位碼，因此復新週期維持為t1以復新儲存電容之資料，所以在進行第三次偵測時，其偵測時間t2為第二偵測的時間t1加上復新週期t1，可得到第三次偵測的時間t2=t1+t1。
當時間t=t2時，偵測比較電路11進行第三次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為(1111110000)，其第一狀態以t=t1之數位碼為比較之基準，其數位碼之組合為(1111000000)，其中第一狀態和第二狀態為不同之數位碼，因此復新週期亦維持為t1以復新儲存電容之資料，所以在進行第四次偵測時，其偵測時間t3為第三偵測的時間t2加上復新週期t1，可得到第四次偵測的時間t3=t1+t1+t1。
當時間t=t3時，偵測比較電路11進行第四次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為(1111111000)，其第一狀態以t=t2之數位碼為比較之基準，其數位碼之組合為(1111110000)，其中第一狀態和第二狀態為不同之數位碼，因此復新週期亦維持為t1以復新儲存電容之資料，所以在進行第五次偵測時，其偵測時間t4為第四偵測的時間t3加上復新週期t1，可得到第五次偵測的時間t4=t1+t1+t1+t1。
當時間t=t4時，偵測比較電路11進行第五次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為 (1111111100)，其第一狀態以t=t3之數位碼為比較之基準，其數位碼之組合為(1111111000)，其中第一狀態和第二狀態為不同之數位碼，因此復新週期亦維持為t1以復新儲存電容之資料，所以在進行第六次偵測時，其偵測時間t5為第五偵測的時間t4加上復新週期t1，可得到第六次偵測的時間t5=t1+t1+t1+t1+t1。
當時間t=t5時，偵測比較電路11進行第六次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為(1111111110)，其第一狀態以t=t4之數位碼為比較之基準，其數位碼之組合為(1111111100)，其中第一狀態和第二狀態為不同之數位碼，因此復新週期亦維持為t1以復新儲存電容之資料，所以在進行第七次偵測時，其偵測時間t6為第六偵測的時間t5加上復新週期t1，可得到第七次偵測的時間t6=t1+t1+t1+t1+t1+t1。
當時間t=t6時，偵測比較電路11進行第七次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為(1111111110)，其第一狀態以t=t5之數位碼為比較之基準，其數位碼之組合為(1111111110)，其中第一狀態和第二狀態為相同之數位碼，因此需要增長復新週期以復新儲存電容之資料，以兩倍復新週期為例，在進行第八次偵測時，其偵測時間t7為第七偵測的時間t6加上復新週期2t1，可得到第八次偵測的時間t6=t1+t1+t1+t1+t1+t1+2t1。
當時間t=t7時，偵測比較電路11進行第八次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比 較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為(1111111111)。當邏輯電路12判斷第二狀態為(1111111111)時，則表示所有記憶胞21之儲存電容212之電壓值皆小於參考電壓值，邏輯電路12判斷終止復新資料，因此計時電路13可根據邏輯電路12判斷之結果終止復新。
請參閱第4圖，其係為本發明之記憶體之復新系統之第二實施例示意圖。記憶體操作溫度為高溫之情況，且記憶體中儲存電容之電壓係操作於1/2VDD至VDD之間。其中，當記憶體之操作電壓為1.2V，因此儲存電容之電壓係操作於0.6V至1.2V之間。
當時間t=0時，偵測比較電路11進行第一次偵測，偵測比較電路11偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第一狀態，其數位碼之組合為(0000000000)。
當時間t=t1時，偵測比較電路11進行第二次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為(1111111000)，其中第一狀態和第二狀態為不同之數位碼，因此復新週期維持為t1以復新儲存電容之資料，所以在進行第三次偵測時，其偵測時間t2為第二偵測的時間t1加上復新週期t1，可得到第三次偵測的時間t2=t1+t1。
當時間t=t2時，偵測比較電路11進行第三次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為 (1111111110)，其第一狀態以t=t1之數位碼為比較之基準，其數位碼之組合為(1111111000)，其中第一狀態和第二狀態為不同之數位碼，因此復新週期亦維持為t1以復新儲存電容之資料，所以在進行第四次偵測時，其偵測時間t3為第三偵測的時間t2加上復新週期t1，可得到第四次偵測的時間t3=t1+t1+t1。
當時間t=t3時，偵測比較電路11進行第四次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為(1111111111)。當邏輯電路12判斷第二狀態為(1111111111)時，則表示所有記憶胞21之儲存電容212之電壓值皆小於參考電壓值，邏輯電路12判斷終止復新資料，因此計時電路13可根據邏輯電路12判斷之結果終止復新。
請參閱第5圖，其係為本發明之記憶體之復新系統之第三實施例示意圖。記憶體操作溫度為低溫之情況，且記憶體中儲存電容之電壓係操作於1/2VDD至VDD之間。其中，當記憶體之操作電壓為1.2V，因此儲存電容之電壓係操作於0.6V至1.2V之間。
當時間t=0時，偵測比較電路11進行第一次偵測，偵測比較電路11偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第一狀態，其數位碼之組合為(0000000000)。
當時間t=t1時，偵測比較電路11進行第二次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為 (0000000000)，其中第一狀態和第二狀態為相同之數位碼，因此增加復新週期以復新儲存電容之資料，以兩倍復新週期為例，在進行第三次偵測時，其偵測時間t2為第二偵測的時間t1加上兩倍復新週期t1，可得到第三次偵測的時間t2=t1+2t1。
當時間t=t2時，偵測比較電路11進行第三次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為(0000000000)，其第一狀態以t=t1之數位碼為比較之基準，其數位碼之組合為(0000000000)，其中第一狀態和第二狀態為相同之數位碼，因此增加復新週期以復新儲存電容之資料，以兩倍復新週期為例，在進行第四次偵測時，其偵測時間t3為第三偵測的時間t2加上復新週期4t1，可得到第四次偵測的時間t3=t1+2t1+4t1。
當時間t=t3時，偵測比較電路11進行第四次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為(0000000000)，其第一狀態以t=t2之數位碼為比較之基準，其數位碼之組合為(0000000000)，其中第一狀態和第二狀態為相同之數位碼，因此增加復新週期以復新儲存電容之資料，以兩倍復新週期為例，在進行第五次偵測時，其偵測時間t4為第四偵測的時間t3加上復新週期8t1，可得到第五次偵測的時間t4=t1+2t1+4t1+t1。
當時間t=t4時，偵測比較電路11進行第五次偵測，偵測比較電路11亦偵測記憶體2中記憶胞21之儲存電容212之電壓值，並透過比較器111比較參考電壓值，以產生第二狀態，其數位碼之組合為 (1000000000)，其第一狀態以t=t3之數位碼為比較之基準，其數位碼之組合為(0000000000)，其中第一狀態和第二狀態為不同之數位碼，因此復新週期亦維持為8t1以復新儲存電容之資料，所以在進行第六次偵測時，其偵測時間t5為第五偵測的時間t4加上復新週期8t11，可得到第六次偵測的時間t5=t1+2t1+t1+8t1+8t1。當邏輯電路12判斷第二狀態為(1111111111)時，則表示所有記憶胞21之儲存電容212之電壓值皆小於參考電壓值，邏輯電路12判斷終止復新資料，因此計時電路13可根據邏輯電路12判斷之結果終止復新。
請參閱第6圖，其係為本發明之記憶體之復新系統之操作方法之流程圖。圖中，一種記憶體之復新系統之操作方法，包含下列步驟：步驟S1，利用偵測比較電路偵測記憶體中記憶胞之儲存電容之電壓值。步驟S2，藉由偵測比較電路比較電壓值和參考電壓以產生對應之數位碼，每一記憶胞係對應每一數位碼，以形成第一狀態，並於特定時間間隔後偵測每一記憶胞，以形成第二狀態。步驟S3，透過邏輯電路比較第一狀態和第二狀態以判斷是否改變復新資料的復新週期。步驟S4，根據邏輯電路判斷之結果，利用計時電路改變復新週期。
請參閱第7圖，其係為本發明之記憶體之復新系統之操作方法之第一實施例流程圖。圖中，一種記憶體之復新系統之操作方法，包含下列步驟：步驟S11，利用偵測比較電路偵測記憶體中記憶胞之儲存電容之電壓值。步驟S21，藉由偵測比較電路比較電壓值和參考電壓以產生對應之數位碼，每一記憶胞係對應每一數位碼，以形成第一狀態，並於特定時間間隔後偵測每一記憶胞，以 形成第二狀態。步驟S31，透過邏輯電路比較第一狀態和第二狀態是否為相同數位碼，以改變復新資料的復新週期。當第一狀態和第二狀態為相同數位碼時，則進行步驟S411，計時電路增加復新週期至2倍或多倍。當第一狀態和第二狀態為不同數位碼時，則進行步驟S412，計時電路維持固定的復新週期。步驟S51，根據邏輯電路判斷之第一狀態或第二狀態其數位碼組合是否皆為1。當第一狀態或第二狀態皆為1時，則進行步驟S61，終止復新操作。當第一狀態或第二狀態不皆為1時，則進行步驟S11。
本發明利用差動(differential)的方式去偵測出同一群組的記憶胞電壓(十位元數位碼即是對應到十組的記憶胞群組)所對應的數位碼。藉由電阻分壓的方式和差動(differential)的型式，使得晶片受到電壓浮動以及製程飄移的影響可以被消除。
對於動態隨機存取記憶體(DRAM)中，本發明使用的方式並沒有去破壞其記憶胞的架構，而是使用傳統的動態隨機存取記憶體(DRAM)中的讀取方式將記憶胞的電壓值給讀取出來，藉由此方式而避免了寄生效應對於原先的記憶胞架構造成了不必要的影響。
一般而言，在位元線BL(或者是資料線DL)上的寄生電容CDL(or CBL)通常是有頗大的數值，比記憶胞還要大上許多(CBL>CS)，因此若要將存於記憶胞的數值(資料“0”或資料“1”)讀出來的時候，則就是使用電荷共用(charge sharing)的機制：V=V(BL)-[V(BL)×CBL+V(SN)×CS]/(CBL+CS)=| CS×[V(BL)-V(SN)]/(CBL+CS)|
因為CBL>CS的原故，所以當位元線BL上的電壓值沒有比記憶胞的 電壓值大上許多的時候，電荷共用(charge sharing)之後的△V數值會無法顯現出原本在於記憶胞的電壓值。本發明根據原本電荷共用(charge sharing)的公式：△V=| CS×[V(BL)-V(SN)]/(CBL+CS)|
從而可以得知，若是將許多的記憶胞並聯起來且位元線BL和字元線WL皆相連於一起(若使用了96個記憶胞，每個記憶胞擁有5×10-15 farad的電容值)，如此便能將公式化簡成如下：△V=|CS×[V(BL)-V(SN)]/(CBL+CS)|~|V(BL)-V(SN)|
使用此方式的話，就可以不用將讀出來的值另行作對照的數值表格去對應出記憶胞的電壓值是為多少。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。
1‧‧‧記憶體之復新系統
11‧‧‧偵測比較電路
12‧‧‧邏輯電路
13‧‧‧計時電路
2‧‧‧記憶體

Claims (12)

  1. 一種記憶體之復新系統，其包含：一偵測比較電路，係偵測記憶體中記憶胞之儲存電容之一電壓值，並比較該電壓值和一參考電壓以產生對應之一數位碼，每一該記憶胞係對應每一該數位碼，以形成一第一狀態，並於一特定時間間隔後偵測每一該記憶胞，以形成一第二狀態；一邏輯電路，係比較該第一狀態和該第二狀態以判斷是否改變復新資料的一復新週期；以及一計時電路，係根據該邏輯電路判斷之結果可選擇地改變該復新週期或停止該復新週期；其中，當該第一狀態和該第二狀態係為相同該數位碼時，係增加該復新週期至兩倍或多倍，當該第一狀態和該第二狀態係為不同該數位碼時，係固定該復新週期，當每一該記憶胞之該電壓值小於該參考電壓時，則終止復新。
  2. 如申請專利範圍第1項所述之記憶體之復新系統，其中該記憶胞係由一電晶體和該儲存電容所組成。
  3. 如申請專利範圍第1項所述之記憶體之復新系統，其中該電壓值係操作於1/2VDD至VDD之間。
  4. 如申請專利範圍第1項所述之記憶體之復新系統，該復新系統係利用一差動(differential)方式偵測每一該記憶胞，以產生該數位碼。
  5. 如申請專利範圍第4項所述之記憶體之復新系統，該復新系統係藉 由該差動方式，以解決該記憶體受電壓浮動及製程飄移效應。
  6. 如申請專利範圍第1項所述之記憶體之復新系統，該復新系統係使用動態隨機存取記憶體(DRAM)中的讀取方式，將該記憶胞的該電壓值讀取出來，以避免寄生效應對該記憶胞架構造成影響。
  7. 一種記憶體之復新系統之操作方法，包含下列步驟：利用一偵測比較電路偵測記憶體中記憶胞之儲存電容之一電壓值；藉由該偵測比較電路比較該電壓值和一參考電壓以產生對應之一數位碼，每一該記憶胞係對應每一該數位碼，以形成一第一狀態，並於一特定時間間隔後偵測每一該記憶胞，以形成一第二狀態；透過一邏輯電路比較該第一狀態和該第二狀態以判斷是否改變復新資料的一復新週期；以及根據該邏輯電路判斷之結果，利用一計時電路可選擇地改變該復新週期或停止該復新週期；其中，當該第一狀態和該第二狀態係為相同該數位碼時，係增加該復新週期至兩倍或多倍，當該第一狀態和該第二狀態係為不同該數位碼時，係固定該復新週期，當每一該記憶胞之該電壓值小於該參考電壓時，則終止復新。
  8. 如申請專利範圍第7項所述之記憶體之復新系統之操作方法，其中該記憶胞係由一電晶體和該儲存電容所組成。
  9. 如申請專利範圍第7項所述之記憶體之復新系統之操作方法，其中該電壓值係操作於1/2VDD至VDD之間。
  10. 如申請專利範圍第7項所述之記憶體之復新系統之操作方法，該復新系統係利用一差動(differential)方式偵測每一該記憶胞，以 產生該數位碼。
  11. 如申請專利範圍第10項所述之記憶體之復新系統之操作方法，該復新系統係藉由該差動方式，以解決該記憶體受電壓浮動及製程飄移效應。
  12. 如申請專利範圍第7項所述之記憶體之復新系統之操作方法，該復新系統係使用動態隨機存取記憶體(DRAM)的讀取方式，將該記憶胞的該電壓值讀取出來，以避免寄生效應對該記憶胞架構造成影響。
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US11049550B1 (en) * 2020-06-18 2021-06-29 National Tsing Hua University Multi-bit current sense amplifier with pipeline current sampling of resistive memory array structure and sensing method thereof

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