TWI436214B - 大型記憶體區塊之階層式組織 - Google Patents

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Description

大型記憶體區塊之階層式組織 發明領域
本發明係有關一種記憶體系統，其將一或更多邏輯記憶體階層準位加入一多排組記憶體結構中來加乘該記憶體系統之可用週期性隨機頻寬。
 發明背景
習知記憶體系統包括多個排組來增加該可用的週期性隨機頻寬。此將該可用的交易產生頻率增加包括於該記憶體系統中之排組數量。然而，由於增加的區域與解碼負載，該等排組數量繼續增加時會有報酬遞減，其限制該記憶體系統之最大操作頻率。
第1圖是一作為一單一排組來予以組織的一習知記憶體系統100之方塊圖。記憶體系統100包括具有一示範的576M位元容量之一動態隨機存取記憶體(DRAM)陣列101。位址產生/資料輸入區塊102針對陣列101之每一接取來產生該橫列/直行位址，並提供陣列101之寫入接取該寫入資料。讀取資料於資料輸出區塊103中提供。每一週期期間可執行一接取。該週期時間以陣列101之位元線(橫列)週期時間來限制。該繪示範例中，陣列101之位元線(橫列)週期時間為30奈秒(ns)，使得記憶體系統100具有一33M赫茲的隨機接取交易速率。
第2A圖是一包括多個排組之習知減少潛伏DRAM(RLDRAM)記憶體系統200之方塊圖。更特別是，記憶體系統200包括排組201-208，其個別包括DRAM陣列211-218、個別包括位址產生/資料輸入區塊221-228、以及個別包括資料輸出區塊231-238。記憶體系統200亦包括一共同介面240，其包括總體位址產生/資料輸入區塊241與總體資料輸出區塊242。該等DRAM陣列211-218之每一個具有一示範的72M位元容量(使得記憶體系統100與200具有相同容量)。此外，該等記憶體排組201-208之每一個的週期時間以該對應的DRAM陣列211-218之位元線(橫列)週期時間來限制。因為DRAM陣列211-218具有比DRAM陣列101還短的位元線，所以DRAM陣列211-218之位元線(橫列)週期時間比DRAM陣列101之位元線(橫列)週期時間短。該說明範例中，DRAM陣列211-218之位元線(橫列)週期時間為15奈秒，使得該等DRAM陣列之每一個具有一67M赫茲的隨機接取交易速率。
共同介面240可以一週期性方式於一約533M赫茲(亦即，533M次交易/秒)頻率來接取排組201-208。例如，總體位址產生區塊241可於一533M赫茲頻率，發射依序接取排組201-208之接取位址。
第2B圖是一繪示記憶體系統200之操作的波形圖。總體位址產生/資料輸入區塊241在週期C1-C9期間發射位址匯流排251上之讀取位址A1-A9。讀取位址A1-A8個別指定記憶體排組201-208中之隨機入口，而讀取位址A9指定記憶體排組201中之隨機入口。一初始15奈秒延遲後，資料值D1於週期C9期間從排組201讀取至資料匯流排252上。之後，資料值D2-D8個別於週期C10-C16期間，個別從排組202-208讀取。週期C17期間，該資料值D9從排組201讀取。應注意15奈秒(亦即，該位元線(橫列)週期時間)可適當存在於來自排組201之讀取資料值D1與D9之間。
第3圖是一包括多個排組之另一習知記憶體系統300的方塊圖。更特別是，記憶體系統300包括128個排組B0 -B127 ，其每一個包括一DRAM陣列、一位址產生/資料輸入區塊、以及一資料輸出區塊。記憶體系統300亦包括一共同介面301，其包括總體位址產生/資料輸入區塊302與總體資料輸出區塊303。該等排組B0 -B127 之每一個具有一示範的4.5M位元容量(使得記憶體系統100、200與300具有相同容量)。此外，該等記憶體排組B0 -B127 之每一個的週期時間以該對應的DRAM陣列之位元線(橫列)週期時間來限制。記憶體排組B0 -B127 之DRAM陣列具有比DRAM陣列201-208還短的位元線，使得記憶體排組B0 -B127 之位元線(橫列)週期時間比DRAM陣列211-218之位元線(橫列)週期時間短。該說明範例中，記憶體排組B0 -B127 之位元線(橫列)週期時間為4奈秒，使得該等DRAM陣列之每一個具有一250M赫茲的隨機接取交易速率。
記憶體系統300執行一共同介面301至所有128個記憶體排組B0 -B127 ，其中該共同介面301分布於整個晶片。共同介面301能夠以一隨機方式來接取記憶體排組B0 -B127 ，使得記憶體系統300之該隨機接取交易速率為250M赫茲。該共同介面301包括多個轉發器(未顯示)，其分布於整個晶片，因而允許信號於位址產生/資料輸入區塊302/資料輸出區塊303與該等記憶體排組B0 -B127 之間發射。該等轉發器會消耗布局區與功率兩者。至所有128個排組B0 -B127 之該大共同介面301將一250M赫茲的實際限制(每秒250M次交易)施加於記憶體系統300。
具有能夠以較高週期性隨機交易速率操作之一記憶體系統是令人期待的。
 發明概要
於是，本發明提供一種包括一或更多邏輯記憶體階層準位之多排組記憶體系統。根據一實施例，一第一記憶體階層準位包括分區，其以多個記憶體排組來組成，而一第二記憶體階層準位包括叢集，其以多個分區來組成。
該記憶體系統包括多個分區，每一分區包括耦合至一共同局部匯流排系統之多個記憶體排組。該等分區之每一個耦合至一對應的分區介面。每一分區介面於一第一頻率時接取該對應的局部匯流排系統上之對應的多排組分區。該第一頻率可等於或大於一個別記憶體排組之接取頻率。
於一實施例中，一總體介面以一週期性方法於比該第一頻率快之一第二頻率時接取該等分區介面。更特別是，該第二頻率等於該第一頻率乘上該等分區介面之數量。
於一替代實施例中，多個叢集介面接取對應的分區介面群組，其中每一叢集介面以一週期性方法於比該第一頻率快之一第二頻率時接取一對應的分區介面群組。一總體介面以一週期性方法於比該第二頻率快之一第三頻率時接取該等叢集介面。
本發明之多排組記憶體系統的階層結構可有效增加該記憶體系統之可用隨機週期性交易的速率，同時於該記憶體系統之該等個別記憶體排組與區域負擔中維持一相當低的接取頻率。
藉由檢視下列說明與圖式將對本發明更完整了解。
圖式簡單說明
第1圖是一作為一單一排組來予以組織的一習知記憶體系統之方塊圖。
第2A圖是一包括多個排組之習知減少潛伏DRAM(RLDRAM)記憶體系統之方塊圖。
第2B圖是一繪示第2A圖之記憶體系統的操作之波形圖。
第3圖是一包括多個排組之一習知隨機存取記憶體系統的方塊圖。
第4圖是一根據本發明之一實施例，包括一階層準位之一記憶體系統的方塊圖。
第5圖是一根據本發明之一實施例，繪示第4圖之記憶體系統的操作之波形圖。
第6圖是一根據本發明之一替代實施例，具有一階層準位之一記憶體系統的方塊圖。
第7A圖與第7B圖是根據本發明之一實施例，繪示第6圖之記憶體系統的操作之波形圖。
第8圖是一根據本發明之另一實施例，具有兩個階層準位之一記憶體系統的方塊圖。
第9圖是一根據本發明之另一實施例，執行包括四個多排組分區之一單一階層準位的一記憶體系統之方塊圖。
第10A圖與第10B圖是根據本發明之一實施例，繪示第9圖之記憶體系統的操作之波形圖。
第11圖是一根據本發明之另一實施例，執行每一階層準位包括四個四分區叢集之兩個階層準位的一記憶體系統之方塊圖。
 較佳實施例之詳細說明
一般而言，本發明包括將一或更多邏輯記憶體階層準位加入一多排組記憶體系統中來增加該記憶體系統之可用隨機週期性交易速率。加入一額外的階層(分區)準位可將該可用週期性隨機頻寬乘上分區數量。多排組可於每一分區中以一相當低的速度來同時操作。該分區上加入另一階層(叢集)準位可額外增加該週期性隨機交易速率而不增加該等排組或分區之操作頻率。
第4圖是一根據本發明之一實施例的一記憶體系統400之方塊圖。記憶體系統400包括多排組分區401-404、分區介面411-414、以及總體介面420。多排組分區401、402、403與404個別包括記憶體排組M0 -M31 、M32 -M63 、M64 -M95 以及M96 -M127 。雖然第4圖之範例包括四個多排組分區，每一分區具有32個記憶體排組，但應了解其他實施例可包括其他數量之多排組分區，其中每一分區可包括其他數量之記憶體排組。
該等說明範例中，記憶體排組M0 -M127 之每一個包括具有一4奈秒橫列週期時間之一4.5M位元DRAM陣列。亦即，記憶體排組M0 -M127 之每一個於一250M赫茲頻率(亦即，250M次交易/秒)操作。記憶體排組M0 -M127 之每一個包括耦合至一局部位址/寫入資料匯流排之一位址產生/資料輸入區塊、以及耦合至一局部讀取資料匯流排之一資料輸出區塊。更特別是，多排組分區401、402、403與404中之該等記憶體排組的位址產生/資料輸入區塊個別耦合至局部位址/寫入資料匯流排401A、402A、403A與404A。該等局部位址/寫入資料匯流排將讀取與寫入接取位址發射至該等記憶體排組。該等局部位址/寫入資料匯流排亦將(用於寫入接取之)寫入資料值發射至該等記憶體排組。雖然未特別繪示，但應了解該等局部位址/寫入資料匯流排之每一個包括一組線路用於承載該等讀取/寫入接取位址、以及另一組線路用於承載該寫入資料值。多排組分區401、402、403與404中之該等記憶體排組的資料輸出區塊個別耦合至局部讀取資料匯流排401D、402D、403D與404D。該等局部讀取資料匯流排將(用於讀取接取之)讀取資料值從該等記憶體排組發射。如下文中更詳細說明，該等局部位址/寫入資料匯流排與該局部讀取資料匯流排401A-404A與401D-404D於一500M赫茲頻率(亦即，記憶體排組M0 -M127 之頻率的2倍)時操作。
分區介面411-414個別由該等局部位址/寫入資料匯流排401A-404A、以及個別由該等局部讀取資匯流排401D-404D個別耦合至多排組分區401-404。分區介面411-414亦由一總體位址/寫入資料匯流排421A與一總體讀取資料匯流排422D耦合至一總體介面420。該總體位址/寫入資料匯流排421A耦合至位址/寫入資料產生區塊421，而該總體讀取資料匯流排422D耦合至資料輸出區塊422。該等說明範例中，總體位址/寫入資料匯流排421A與總體讀取資料匯流排422D於一2G赫茲頻率(亦即，局部匯流排401A-404A與401D-404D之頻率的4倍)操作。
記憶體系統400於一2G赫茲頻率由一外部接取裝置450來接取。如下文中更詳細說明，接取裝置450以一週期性隨機方式來接取多排組分區401-404。亦即，接取裝置450於一2G赫茲時鐘信號之每四個週期(至多)一次來接取該等多排組分區401-404之每一個。
第5圖是一根據本發明之一實施例，繪示記憶體系統400的操作之波形圖。第5圖之波形圖繪示週期性隨機讀取交易，應了解對記憶體系統400而言可替代來執行週期性隨機寫入交易。
總體位址/寫入資料產生區塊421於一2G赫茲時鐘信號，CLK2G ，之對應週期C0 -C11 期間在總體位址匯流排421A上提供讀取位址A0-A11。讀取位址A0、A1、A2與A3個別指定多排組分區401、402、403與404中之記憶體排組。分區介面411、412、413與414決定讀取位址A0、A1、A2與A3個別對準該等對應多排組分區401、402、403與404，並用以回應來發射該等對應局部位址/寫入資料匯流排401A、402A、403A與404A上之讀取位址A0、A1、A2與A3，並個別於週期C0、C1、C2與C3期間啟動。為了清晰舉例解說，雖然第5圖之分區介面411-414不展現任何的信號延遲，但應了解某些信號延遲典型會由分區介面411-414導入。
根據接收該等讀取位址A0、A1、A2與A3，該等讀取位址指定之記憶體排組執行讀取操作。如上所述，該等記憶體排組M0 -M127 之每一個具有一4奈秒橫列週期時間，所以該相關聯讀取資料值D0、D1、D2與D3於局部資料輸出匯流排401D、402D、403D與404D上提供，並個別於週期C8、C9、C10與C11期間啟動。
讀取位址A4、A5、A6與A7個別指定多排組分區401、402、403與404中之記憶體排組。讀取位址A4-A7指定之該等記憶體排組與讀取位址A0-A3指定之該等記憶體排組不同。本實施例中，相繼接取每一多排組分區必須指定該分區中之不同記憶體排組。如下所述，此允許每一分區中執行之相繼重疊接取，因而使該局部位址與資料匯流排於該等記憶體排組之頻率的兩倍時操作。分區介面411、412、413與414決定讀取位址A4、A5、A6與A7個別對準該等對應分區401、402、403與404，並用以回應來發射該等對應局部位址/寫入資料匯流排401A、402A、403A與404A上之讀取位址A4、A5、A6與A7，並個別於週期C4 、C5 、C6 與C7 期間啟動。
根據接收該等讀取位址A4、A5、A6與A7，該等讀取位址指定之記憶體排組執行讀取操作，使得該相關聯讀取資料值D4、D5、D6與D7於局部讀取資料輸出匯流排401D、402D、403D與404D上提供，並個別於週期C12 、C13 、C14 與C15 期間啟動。
應注意該等讀取接取可於每一分區中部分重疊。例如，分區401中，讀取位址A0 指定之該讀取接取與讀取位址A4指定之該讀取接取重疊。此使得該局部位址與資料匯流排401A與401D於一500M赫茲頻率時操作，而該等記憶體排組M0 -M127 之每一個於一250M赫茲頻率時操作。因為相繼接取該相同分區可部分重疊，所以相繼接取該相同分區必須接取該分區中之不同排組。此規則典型由總體位址/寫入資料產生區塊421與/或接取裝置450來執行。
讀取位址A8-A11個別指定分區401-404中之記憶體排組。此外，讀取位址A8-A11指定與位址A4-A7不同的記憶體排組。分區介面411-414個別將該等讀取位址A8-A11發射至局部位址/寫入資料匯流排401A-404A，而相關聯讀取資料值D8-D11之後個別於局部讀取資料匯流排401D-404D中提供，並個別於週期C16 -C19 期間啟動。
分區介面411-414接收局部讀取資料匯流排401D-404D中提供之該等讀取資料值。根據接收一新的資料值，每一分區介面於該總體時鐘信號CLK2G 之一週期提供該總體讀取資料匯流排422D中之該新資料值。該說明範例中，分區介面401個別於週期C8 、C12 與C16 期間提供總體讀取資料匯流排422D中之該等讀取資料值D0、D4與D8；分區介面402個別於週期C9 、C13 與C17 期間提供總體讀取資料匯流排422D中之該等讀取資料值D1、D5與D9；分區介面403個別於週期C10 、C14 與C18 期間提供總體讀取資料匯流排422D中之該等讀取資料值D2、D6與D10；而分區介面404個別於週期C11 、C15 與C19 期間提供總體讀取資料匯流排422D中之該等讀取資料值D3、D7與D11。此方式中，該等讀取資料值D0-D11於一2G赫茲頻率時在該總體讀取資料匯流排422D中提供。資料輸出區塊422從總體資料匯流排422D接收該等讀取資料值，並將該等讀取資料值提供至該接取裝置450(於2G赫茲)。
雖然第5圖僅顯示接取分區401-404之三個週期，但應了解分區401-404可以第5圖繪示之一週期性方法來繼續接取。
如上所述，每一分區401-404於一500M赫茲頻率(2奈秒)時操作，因而使中央介面420以一2G赫茲週期性隨機交易速率來操作。此表示記憶體系統300之一8x改善方案(第3圖)。
第6圖是一根據本發明之一替代實施例的一記憶體系統600之方塊圖。記憶體系統600包括八個多排組分區601-608、八個分區介面611-618、以及一總體介面620，其包括總體位址/寫入資料輸入區塊621與總體資料輸出區塊622。多排組分區601、602、603、604、605、606、607以及608個別包括記憶體排組M0 -M15 、M16 -M31 、M32 -M47 、M48 -M63 、M64 -M79 、M80 -M95 、M96 -M111 、M112 -M127 。該等說明範例中，記憶體排組M0 -M127 之每一個包括具有一4奈秒橫列週期時間之一4.5 M位元DRAM陣列。亦即，記憶體排組M0 -M127 之每一個於一250M赫茲頻率(亦即，250M次交易/秒)時操作。該等記憶體排組M0 -M127 之每一個包括一位址產生/寫入資料輸入區塊與一資料輸出區塊。多排組分區601-608中之該等記憶體排組的位址產生/寫入資料輸入區塊個別耦合至局部位址/寫入資料匯流排601A-608A。同樣地，多排組分區601-608中之該等記憶體排組的資料輸出區塊個別耦合至局部讀取資料匯流排601D-608D。該等局部位址/寫入資料匯流排601A-608A與該等局部讀取資料匯流排601D-608D於一250M赫茲頻率時操作(亦即，與記憶體排組M0 -M127 相同頻率)。
分區介面611-618個別由該等局部位址/寫入資料匯流排601A-608A、以及個別由該等局部讀取資匯流排601D-608D個別耦合至多排組分區601-608。分區介面611-618亦由一總體位址/寫入資料匯流排621A與一總體讀取資料匯流排622D耦合至該總體介面620。該總體位址/寫入資料匯流排621A耦合至位址/寫入資料產生區塊621，而該總體讀取資料匯流排622D耦合至資料輸出區塊622。該等說明範例中，總體位址/寫入資料匯流排621A與總體讀取資料匯流排622D於一2G赫茲頻率(亦即，局部匯流排601A-608A與601D-608D之頻率的8倍)時操作。
記憶體系統600於一2G赫茲頻率由一外部接取裝置650來接取。如下文中更詳細說明，接取裝置650以一週期性隨機方式來接取多排組分區601-608。亦即，接取裝置650於一2G赫茲時鐘信號之每八個週期(至多)一次來接取該等多排組分區601-608之每一個。
第7A圖與第7B圖是根據本發明之一實施例，繪示記憶體系統600之操作的波形圖。第7A圖與第7B圖之波形圖繪示週期性隨機讀取交易，應了解對記憶體系統600而言可替代來執行週期性隨機寫入交易。
總體位址產生區塊621於一2G赫茲時鐘信號，CLK2G ，之對應週期C0 -C15 期間在總體位址/寫入資料匯流排621A上提供讀取位址A0-A15。讀取位址A0-A7個別指定多排組分區601-608中之記憶體排組。如第7A圖所繪示，分區介面611-618決定讀取位址A0-A7個別對準該等對應分區601-608，並用以回應來發射該等對應局部位址/寫入資料匯流排601A-608A上之讀取位址A0-A7，並個別於週期C0 -C7 期間啟動。
根據接收該等讀取位址A0-A7，該等讀取位址指定之記憶體排組執行讀取操作。如上所述，該等記憶體排組M0 -M127 之每一個具有一4奈秒橫列週期時間，所以如第7B圖所繪示，該等相關聯讀取資料值D0-D7於局部資料輸出匯流排601D-608D上提供，並個別於週期C8 -C15 期間啟動。
讀取位址A8-A15個別指定多排組分區601-608中之記憶體排組。讀取位址A8-A15指定之該等記憶體排組可與讀取位址A0-A7指定之該等記憶體排組相同或不同。本實施例中，相繼接取每一分區不需指定該分區中之不同記憶體排組，因為該等分區與該等局部匯流排於相同頻率(例如，250M赫茲)時操作。如第7A圖所繪示，分區介面611-618決定讀取位址A8-A15個別對準該等對應分區601-608，並用以回應來發射該等對應局部位址/寫入資料匯流排601A-608A上之讀取位址A8-A15，並個別於週期C8 -C15 期間啟動。
如第7B圖所繪示，根據接收該等讀取位址A8-A15，該等讀取位址指定之記憶體排組執行讀取操作，使得該相關聯讀取資料值D8-D15個別於局部讀取資料輸出匯流排601D-608D上提供，並個別於週期C16 -C23 期間啟動。
分區介面611-618接收局部讀取資料匯流排601D-608D上提供之該等讀取資料值。根據接收一新的資料值，每一分區介面於該總體時鐘信號CLK2G 之一週期提供該總體讀取資料匯流排622D中之該新的讀取資料值。例如，分區介面611個別於週期C8 與C16 期間提供總體讀取資料匯流排622D中之該等讀取資料值D0與D8；而分區介面602個別於週期C9 與C17 期間提供總體讀取資料匯流排622D中之該等讀取資料值D1 與D9 。此方式中，該等讀取資料值D0-D15於一2G赫茲頻率時在該總體讀取資料匯流排622D中提供。資料輸出區塊622從總體讀取資料匯流排622D接收該等讀取資料值，並將該等讀取資料值提供至該接取裝置650(於2G赫茲)。
雖然第7A圖與第7B圖僅顯示接取分區601-608之兩個週期，但應了解分區601-608可以第7A圖與第7B圖繪示之一週期性方法來繼續接取。
第8圖是一根據本發明之另一實施例的一記憶體系統800之方塊圖。記憶體系統800包括兩個階層準位(其中記憶體系統400與600僅包括一個階層準位)。該第一階層準位於本文中定義為“分區”，該第二階層準位於本文中定義為“叢集”。記憶體系統800包括兩個叢集851與852。該說明實施例中，該等叢集851-852之每一個與記憶體系統600的相同。因此，叢集851包括八個多排組分區801-808(其與多排組分區601-608相同)、八個分區介面821-828(其與分區介面611-618相同)、以及叢集介面841(其與總體介面620相同)。同樣地，叢集852包括八個多排組分區809-816(其與多排組分區601-608相同)、八個分區介面829-836(其與分區介面611-618相同)、以及叢集介面842(其與總體介面620相同)。
多排組分區801-816與分區介面821-836間之交易可以上述相關第6圖與第7A圖至第7B圖的方式，於一250M赫茲頻率時執行。同樣地，分區介面821-828(829-836)與叢集介面841(842)間之交易可以上述相關第6圖與第7A圖至第7B圖的方式，於一2G赫茲頻率時執行。
總體介面845與叢集介面841-842間之交易可於一4G赫茲頻率時執行。應注意該等讀取/寫入位址於總體位址/寫入資料匯流排845A上從總體介面845至叢集介面841-842來提供(於一4G赫茲頻率)，而輸出資料於總體讀取資料輸出匯流排845D上從叢集介面841-842至總體介面845來提供(於一4G赫茲頻率)。匯流排845A上之總體介面845提供的位址可(以一交插方式)替代地指定叢集介面841與842，因而使叢集介面841與842之每一個於2G赫茲時操作。同樣地，叢集介面841與842(於2G赫茲)提供之輸出資料可(以一交插方式)於總體讀取資料輸出匯流排845D上替代地作多工處理，因而使資料於一4G赫茲頻率時在總體讀取資料輸出匯流排845D上轉移。
上述方法中，記憶體系統800提供最大的週期性隨機交易速率4G赫茲。有利的是，多排組分區801-816中之該等個別排組的操作頻率可維持在250M赫茲。雖然記憶體系統800包括兩個叢集每個叢集八個分區，但應了解記憶體系統800可修改成包括其他數量的叢集與/或分區。例如，兩個額外叢集(每個具有八個分區)可加入記憶體系統800，因而將週期性隨機交易速率從4G赫茲增加至8G赫茲。
雖然上述有關第4圖至第8圖說明之範例使用具有一相當快的4奈秒橫列週期時間之記憶體排組，但應了解本發明亦可應用在具有較慢的橫列週期時間之記憶體排組。執行較慢記憶體排組之記憶體系統的若干範例說明如下。
第9圖是一記憶體系統900之方塊圖，其執行包括四個多排組分區901-904、四個對應分區介面911-914、以及總體介面920之一額外的階層準位。多排組分區901、902、903以及904個別包括記憶體排組B00-B07、B10-B17、B20-B27以及B30-B37。該等記憶體排組之每一個具有一15奈秒橫列週期時間(亦即，66.67M赫茲操作)。
多排組分區901、902、903以及904中之該等記憶體排組個別由該等局部位址/寫入資料匯流排901A、902A、903A以及904A、以及個別由局部讀取資匯流排901D、902D、903D以及904D個別耦合至分區介面911、912、913以及914。如下文中更詳細說明，該等局部匯流排901A-904A與901D-904D於一533M赫茲頻率(亦即，該等記憶體排組之頻率的8倍)時操作。如下文中更詳細說明，該等分區介面911-914之每一個以一重疊週期性方式於一約533M赫茲頻率(亦即，66.67M赫茲×8)來接取其對應多排組分區中之排組。分區介面911-914由一總體位址/寫入資料匯流排921A與一總體讀取資料匯流排922D來耦合至總體介面920。如下文中更詳細說明，總體介面920以一週期性方式於一約2.133G赫茲頻率(亦即，533M赫茲×4)來接取分區介面911-914。
第10A圖至第10B圖繪示根據本發明之一實施例，總體介面920可接取多排組分區901-904的方法。如圖繪示，總體介面920於一2.133G赫茲時鐘信號(CLK2.13G )之週期C0 -C45 期間，於總體位址/寫入資料匯流排921A上將讀取位址提供至分區介面911-914。一般而言，該等讀取位址標示為Axx ，其中該值“xx”用於識別該讀取位址指定之記憶體排組(例如，讀取位址A00 指定記憶體排組B00)。應注意匯流排921A上之讀取位址於該時鐘信號CLK2.13G 之每四個週期指定一次一特定的記憶體分區。
分區介面911、912、913與914決定讀取位址A0x 、A1x 、A2x 與A3x 個別對準該等對應多排組分區901、902、903與904，並用以回應來發射該等對應局部位址/寫入資料匯流排901A、902A、903A與904A上之讀取位址A0x 、A1x 、A2x 與A3x 。
根據接收該等讀取位址A0x 、A1x 、A2x 與A3x ，該等讀取位址指定之記憶體排組執行讀取操作。該讀取操作啟動15奈秒後，該等對應之讀取資料值D0x 、D1x 、D2x 與D3x 於局部資料輸出匯流排901D、902D、903D與904D上提供。例如，用以響應於週期C0 期間提供之該讀取位址A00 ，讀取資料值D00 於週期C32 期間在局部輸出匯流排901D上提供。
分區介面911-914接收局部讀取資料匯流排901D-904D中提供之該等讀取資料值。根據接收一新的資料值，每一分區介面於該總體時鐘信號CLK2.13G 之一週期提供該總體讀取資料匯流排922D中之該新資料值。例如，分區介面901-904個別於週期C32 、C33 、C34 以及C35 來提供總體讀取資料匯流排922D中之讀取資料值D00、D10、D20以及D30。該方法中，該等讀取資料值於一2.133G赫茲頻率時在該總體讀取資料匯流排922D中提供。
第11圖是一執行每一階層準位包括四個四分區叢集之兩個階層準位的一記憶體系統1100之方塊圖。記憶體系統1100包括十六個多排組分區1101-1116，其每一分區包括四個記憶體排組，其中該等記憶體排組之每一個具有一8奈秒橫列週期時間(亦即，125M赫茲操作)。分區介面1121-1136個別耦合至多排組分區1101-1116。該等分區介面1121-1136之每一個以一週期性方式於一500M赫茲頻率(亦即，125M赫茲x 4)時接取其對應的多排組分區中之排組。分區介面1121-1124、1125-1128、1129-1132以及1133-1136個別耦合至叢集介面1141、1142、1143以及1144。該等叢集介面1141-1144之每一個以一週期性方式於一2G赫茲頻率(亦即，500M赫茲×4)時接取其對應的分區介面。該等叢集介面1141-1144之每一個耦合至總體介面1150。總體介面1150以一週期性方式於一8G赫茲頻率(亦即，2G赫茲×4)時接取叢集介面1141-1144。
雖然本發明已連結若干實施例來加以說明，但應了解很明顯地對業界熟於此技者而言，本發明並不侷限於該等揭示實施例中，其可有各種不同的修改。例如，雖然本發明已連結一或兩個階層準位來加以說明，但應了解若有需要可將其他階層準位加入以達到該所欲之外部接取頻率。因此，本發明僅由下列申請專利範圍來加以限制。
100、200、300、400、600、800、900、1100．．．記憶體系統
101、211-218．．．動態隨機存取記憶體陣列
102、221-228、241、302．．．位址產生/資料輸入區塊
103、231-238、242、303、422．．．資料輸出區塊
201-208、B0 -B127 、M0 -M127 ．．．記憶體排组
240、301．．．共同介面
251．．．位址匯流排
252．．．資料匯流排
401-404、601-608、801-816、901-904、1101-1116．．．多排组分區
401A、402A、403A、404A、601A-608A、621A、901A-904A‧‧‧局部位址/寫入資料匯流排
401D、402D、403D、404D、601D-608D、622D、901D-904D‧‧‧局部讀取資料匯流排
411-414、611-618、821-836、911-914、1121-1136‧‧‧分區介面
420、602、620、845、920、1150‧‧‧總體介面
421‧‧‧位址/寫入資料產生區塊
421A、845A、921A‧‧‧總體位址/寫入資料匯流排
422D、622D、922D‧‧‧總體讀取資料匯流排
450、650‧‧‧外部接取裝置
621‧‧‧總體位址/寫入資料輸入區塊
622‧‧‧總體資料輸出區塊
841、842、1141、1142、1143、1144‧‧‧叢集介面
845D‧‧‧總體讀取資料輸出匯流排
851、852‧‧‧叢集
A0 -A15 、A0X -A3X ‧‧‧讀取位址
C0 -C15 ‧‧‧週期
CLK2G ‧‧‧總體時鐘信號
D0-D15、D0X -D3X ‧‧‧讀取資料值
第1圖是一作為一單一排組來予以組織的一習知記憶體系統之方塊圖。
第2A圖是一包括多個排組之習知減少潛伏DRAM(RLDRAM)記憶體系統之方塊圖。
第2B圖是一繪示第2A圖之記憶體系統的操作之波形圖。
第3圖是一包括多個排組之一習知隨機存取記憶體系統的方塊圖。
第4圖是一根據本發明之一實施例，包括一階層準位之一記憶體系統的方塊圖。
第5圖是一根據本發明之一實施例，繪示第4圖之記憶體系統的操作之波形圖。
第6圖是一根據本發明之一替代實施例，具有一階層準位之一記憶體系統的方塊圖。
第7A圖與第7B圖是根據本發明之一實施例，繪示第6圖之記憶體系統的操作之波形圖。
第8圖是一根據本發明之另一實施例，具有兩個階層準位之一記憶體系統的方塊圖。
第9圖是一根據本發明之另一實施例，執行包括四個多排組分區之一單一階層準位的一記憶體系統之方塊圖。
第10A圖與第10B圖是根據本發明之一實施例，繪示第9圖之記憶體系統的操作之波形圖。
第11圖是一根據本發明之另一實施例，執行每一階層準位包括四個四分區叢集之兩個階層準位的一記憶體系統之方塊圖。
400．．．記憶體系統
401-404．．．多排组分區
401A、402A、403A、404A．．．局部位址/寫入資料匯流排
401D、402D、403D、404D．．．局部讀取資料匯流排
411-414．．．分區介面
420．．．總體介面
421．．．位址/寫入資料產生區塊
421A．．．總體位址/寫入資料匯流排
422．．．資料輸出區塊
422D．．．總體讀取資料匯流排
450．．．外部接取裝置
M0-M127．．．記憶體排组

Claims (18)

  1. 一種記憶體系統，包含有：多個分區，每一分區包括多個記憶體排組；多個分區介面，其中該等分區介面之每一個於一第一頻率下控制對應該等分區的其中之一的存取；以及一耦合至該等分區介面之總體介面，其中該總體介面於比該第一頻率快之一第二頻率下控制該等分區介面之存取，其中該第二頻率等於該第一頻率乘上該等分區介面之數量。
  2. 如請求項1之記憶體系統，其中該等分區之每一個包括耦合至該分區之該等多個記憶體排組的每一個之一局部匯流排，其中該局部匯流排於該第一頻率下操作。
  3. 如請求項2之記憶體系統，其中該等多個記憶體排組的每一個於小於該第一頻率之一第三頻率下操作。
  4. 如請求項3之記憶體系統，其中該第一頻率等於該第三頻率乘上每一分區中之記憶體排組的數量。
  5. 如請求項2之記憶體系統，其中該等多個記憶體排組的每一個於該第一頻率下操作。
  6. 如請求項1之記憶體系統，其中該總體介面由在該第二頻率下操作之一總體匯流排耦合至該等多個分區介面之每一個。
  7. 一種記憶體系統，包含有：多個分區，每一分區包括多個記憶體排組； 多個分區介面，其中該等分區介面之每一個於一第一頻率下控制對應該等分區的其中之一的存取；多個叢集介面，其中該等叢集介面之每一個於比該第一頻率快的一第二頻率下，控制該等多個分區介面之一對應群組的存取；以及一耦合至該等叢集介面之每一個的總體介面，其中該總體介面於比該第二頻率快之一第三頻率下控制該等叢集介面的存取。
  8. 如請求項7之記憶體系統，其中該等分區之每一個包括耦合至該分區之該等多個記憶體排組的每一個之一局部匯流排，其中該局部匯流排於該第一頻率下操作。
  9. 如請求項8之記憶體系統，其中該等多個記憶體排組之每一個於小於該第一頻率之一第四頻率下操作。
  10. 如請求項8之記憶體系統，其中該等多個記憶體排組之每一個於該第一頻率下操作。
  11. 如請求項7之記憶體系統，其中該第二頻率等於該第一頻率乘上該等分區介面之數量，而該第三頻率等於該第二頻率乘上該等叢集介面之數量。
  12. 一種操作記憶體系統之方法，其包含下列步驟：透過多個對應的分區介面來存取多個多排組分區，其中該等分區介面之每一個於一第一頻率下存取對應該等多排組分區的其中之一；以及透過一總體介面來存取該等多個分區介面，其中該總體介面於比該第一頻率快之一第二頻率下存取該等 多個分區介面，其中該第二頻率等於該第一頻率乘上該等分區介面之數量。
  13. 如請求項12之方法，其中該等分區介面以一週期性方式來存取該等多排組分區，而該總體介面以一週期性方式來存取該等分區介面。
  14. 如請求項12之方法，更包含於比該第一頻率慢之一第三頻率下執行該等多排組分區中之個別記憶體排組中的存取。
  15. 如請求項12之方法，更包含於該第一頻率下執行該等多排組分區中之個別記憶體排組中的存取。
  16. 一種操作記憶體系統之方法，其包含下列步驟：透過多個對應的分區介面來存取多個多排組分區，其中該等分區介面之每一個於一第一頻率下存取對應該等多排組分區的其中之一；透過多個叢集介面來存取該等多個分區介面，其中該等叢集介面之每一個於比該第一頻率快之一第二頻率下存取多個對應的分區介面；以及透過一總體介面來存取該等多個叢集介面，其中該總體介面於比該第二頻率快之一第三頻率下存取該等多個叢集介面。
  17. 如請求項16之方法，其中該等分區介面以一週期性方式來存取該等多排組分區，該等叢集介面以一週期性方式來存取該等分區介面，而該總體介面以一週期性方式來 存取該等叢集介面。
  18. 如請求項16之方法，更包含於比該第一頻率慢之一第四頻率下執行該等多排組分區中之個別記憶體排組中的存取。
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