CN102834812A - 大存储器块的阶层组织 - Google Patents

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Abstract

一种多存储器排存储器系统，包括一级或多级逻辑阶层以提高存储器系统的可用随机循环事务率。存储器系统包括多个多存储器排分区，每个存储器排分区具有相应的分区接口。每个分区接口在第一频率下访问相应的多存储器排分区。全局接口可在第二频率下访问分区接口，该第二频率等于第一频率乘以分区接口的数目。替代地，多个簇接口可访问相应多组分区接口，其中每个簇接口在第二频率下访问相应的一组分区接口，该第二频率比第一频率更快。全局接口在第三频率下访问簇接口，该第三频率大于第二频率。

Description

大存储器块的阶层组织
R.S.罗伊
发明领域
本发明涉及将一级或多级逻辑存储器阶层添加至多排存储器结构以使存储器系统的可用循环随机带宽倍增的存储器系统。
背景技术
传统存储器系统包括多个存储器排以增加可用循环随机带宽。这由于包含在存储器系统中的存储器排的数量而提高了可用事务发生频率。然而，随着存储器排的数量持续增加，由于会对存储器系统的最大工作频率产生限制的增加的面积和解码负担，回报也变得越来越少。
图1是组织成单个存储器排的传统存储器系统100的框图。存储器系统100包括动态随机存取存储器(DRAM)阵列101，该阵列101具有例如576MB的容量。地址发生/数据输入块102为每次访问阵列101产生行/列地址，并为对阵列101的写访问提供写数据。在数据输出块103提供读数据。在每个循环可执行一次访问。循环时间受阵列101的位线(行)循环时间限制。在所示例子中，阵列101的位线(行)循环时间为30纳秒(ns)，以使存储器系统100具有33MHz的随机存取事务率。
图2A是包含多个存储器排的传统等待时间减少的DRAM(RLDRAM)存储器系统200的框图。更具体地，存储器系统200包括存储器排201-208，这些存储器排201-208分别包括DRAM阵列211-218、地址发生/数据输入块221-228以及数据输出块231-238。存储器系统200还包括公共接口240，该公共接口240包括全局地址发生/数据输入块241和全局数据输出块242。DRAM阵列211-218中的每一个具有例如72MB的容量(由此存储器系统100和200具有相同的容量)。同样，存储器排201-208中的每一个的循环时间受相应DRAM阵列211-218的位线(行)循环时间限制。由于DRAM阵列211-218具有比DRAM阵列101更短的位线，因此DRAM阵列211-218的位线(行)循环时间比DRAM阵列101的位线(行)循环时间更短。在所述例子中，DRAM阵列211-218的位线(行)循环时间为15纳秒(ns)，由此DRAM阵列中的每一个具有67MHz的随机存取事务率。
公共接口240可在大约533MHz的频率(即533M次事务/秒)下以循环方式访问存储器排201-208。例如，全局地址发生块241可在533MHz的频率下发送连续访问存储器排201-208的访问地址。
图2B是示出存储器系统200的操作的波形图。全局地址发生/数据输入块241在循环C1-C9期间在地址总线251上发送读地址A1-A9。读地址A1-A8分别指定存储器排201-208中的各随机条目，而读地址A9指定存储器排201中的随机条目。在15ns的最初延时之后，在循环C9期间在数据总线252上将数据值D1从存储器排201读出。此后，分别在循环C10-C16期间将数据值D2-D8从存储器排202-208读出。在循环C17期间，将数据值D9从存储器排201读出。注意，在从存储器排201读出数据值D1和D9之间正当地应该存在15ns(即位线(行)循环时间)。
图3是包含多个存储器排的另一传统存储器系统300的框图。更具体地，存储器系统300包括128个存储器排B0-B127，每个存储器排包括DRAM阵列、地址发生/数据输入块以及数据输出块。存储器系统300还包括公共接口301，该公共接口301包括全局地址发生/数据输入块302和全局数据输出块303。存储器排B0-B127中的每一个具有例如4.5MB的容量(由此存储器系统100、200和300具有相同的容量)。同样，存储器排B0-B127中的每一个的循环时间受相应DRAM阵列的位线(行)循环时间限制。存储器排B0-B127的DRAM阵列具有比DRAM阵列201-208更短的位线，由此存储器排B0-B127的位线(行)循环时间比DRAM阵列211-218的位线(行)循环时间更短。在所述例子中，存储器排B0-B127的位线(行)循环时间为4ns，由此DRAM阵列中的每一个具有250MHz的随机存取事务率。
存储器系统300对所有128个存储器排B0-B127实现公共接口301，其中该公共接口301是分布在整个芯片中的。公共接口301能以随机方式访问存储器排B0-B127，由此存储器系统300的随机访问事务率为250MHz。公共接口301包括数个转发器(未示出)，这些转发器遍及芯片地分布，由此允许在地址发生/数据输入块302/数据输出块303和存储器排B0-B127之间传输信号。这些转发器不仅消耗布置面积也消耗功率。对所有128个存储器排B0-B127的大型公共接口301对存储器系统300强加了250MHz(250M次事务/秒)的实际约束。
希望提供一种能工作在更高的循环随机事务率的存储器系统。
发明内容
因此，本发明提供一种包括一级或多级逻辑存储器阶层的多排存储器系统。根据一个实施例，第一级存储器阶层包括多个分区，这些分区是由多个存储器排构成的，而第二级存储器阶层包括多个簇，这些簇是由多个分区构成的。
存储器系统包括多个分区，每个分区包括耦合至公共本地总线系统的多个存储器排。多个分区中的每一个被耦合至相应的分区接口。每个分区接口在相应的本地总线系统上在第一频率下访问相应的多存储器排分区。第一频率可等于或大于个别存储器排的访问频率。
在一个实施例中，全局接口在第二频率下以循环方式访问分区接口，所述第二频率比第一频率更快。更具体地，该第二频率等于第一频率乘以分区接口的数目。
在一替代实施例中，多个簇接口访问相应多组分区接口，其中每个簇接口在第二频率下以循环方式访问相应一组分区接口，该第二频率比第一频率更快。全局接口在第三频率下以循环方式访问簇接口，该第三频率大于第二频率。
本发明的多排存储器系统的阶层结构较为有利地增加存储器系统的可用随机循环事务率，同时维持各存储器排中相对低的访问频率以及存储器系统的面积开销。
本发明通过下面说明书和附图的启示将变得更容易理解。
附图说明
图1是组织成单个存储器排的传统存储器系统的框图。
图2A是包含多个存储器排的传统等待时间减少的DRAM(RLDRAM)存储器系统的框图。
图2B是示出图2A的存储器系统的操作的波形图。
图3是包含多个存储器排的传统随机存取存储器系统的框图。
图4是根据本发明一实施例的包含一级阶层的存储器系统的框图。
图5是示出根据本发明一个实施例的图4的存储器系统的操作的波形图。
图6是根据本发明另一实施例的包含一级阶层的存储器系统的框图。
图7A和7B示出根据本发明一个实施例的图6的存储器系统的操作的波形图。
图8是根据本发明又一实施例的具有两级阶层的存储器系统的框图。
图9是根据本发明另一实施例的存储器系统的框图，该存储器系统实现包括四个存储器排分区的单级阶层。
图10A和10B示出根据本发明一个实施例的图9的存储器系统的操作的波形图。
图11是根据本发明另一实施例的存储器系统的框图，该存储器系统实现包括各自四个分区的四个簇的两级阶层。
详细描述
总地来说，本发明包括将一级或多级逻辑存储器阶层加至多排存储器系统以增加存储器系统的可用随机循环事务率。添加额外的阶层(分区)级使可用循环随机带宽以分区的数目倍增。多个存储器排可以相对低的速度在每个分区中同时工作。将更多级的阶层(簇)加至分区至上允许进一步增加循环随机事务率而不会提高存储器排或分区的工作频率。
图4是根据本发明一个实施例的存储器系统400的框图。存储器系统400包括多存储器排分区401-404、分区接口411-414和全局接口420。多存储器排分区401、402、403和404分别包括存储器排M0-M31,M32-M63,M64-M95 and M96-M127。尽管图4的例子包括四个多存储器排分区，每个分区具有32个存储器排，要理解其它实施例可包括其它数量的多存储器排分区，其中每个分区可包括其它数量的存储器排。
在所描述的例子中，存储器排M0-M127中的每一个包括具有4ns行循环时间的4.5MB DRAM阵列。也就是说，存储器排M0-M127中的每一个工作在250MHz的频率下(即250M次事务/秒)。存储器排M0-M127中的每一个包括：耦合至本地地址/写数据总线的地址发生/数据输入块以及耦合至本地读数据总线的数据输出块。更具体地，多存储器排分区401、402、403和404中的存储器排的各地址发生/数据输入块被分别耦合至本地地址/写数据总线401A、402A、403A和404A。这些本地地址/写数据总线将读和写访问地址传输至存储器排。这些本地地址/写数据总线也将写数据值(用于写访问)传输至存储器排。尽管未具体示出，然而要理解，本地地址/写数据总线中的每一个包括用于承载读/写访问地址的一组线以及用于承载写数据值的另一组线。多存储器排分区401、402、403和404中的多个存储器排的各数据输出块分别耦合至本地读数据总线401D、402D、403D和404D。这些本地读数据总线传输来自存储器的读数据值(用于读访问)。如下面更详细描述的，本地地址/写数据总线和本地读数据总线401A-404A和401D-404D工作在500MHz的频率下(即存储器排M0-M127频率的2倍)。
分区接口411-414分别通过本地地址/写数据总线401A-404A以及本地读数据总线401D-404D分别耦合至多存储器排分区401-404。分区接口411-414也通过全局地址/写数据总线421A和全局读数据总线422D耦合至全局接口420。全局地址/写数据总线421A耦合至地址/写数据发生块421，而全局读数据总线422D耦合至数据输出块422。在所描述的例子中，全局地址/写数据总线421A和全局读数据总线422D工作在2GHz的频率下(即本地总线401A-404A和401D-404D的频率的4倍)。
存储器系统400在2GHz频率下由外部访问设备450访问。如下面更详细描述的，访问设备450以循环随机方式访问多存储器排分区401-404。也就是说，访问设备450在2GHz时钟信号的每四个循环(至多)访问每个多存储器排分区401-404一次。
图5是示出根据本发明一个实施例的存储器系统400的操作的波形图。尽管图5的波形图示出循环随机读事务，然而要理解也可替代地对存储器系统400执行循环随机写事务。
全局地址/写数据发生块421在2GHz时钟信号CLK2G的相应循环C0-C11期间在全局地址总线421A上提供读地址A0-A11。读地址A0、A1、A2和A3分别指定多存储器排分区401、402、403和404内的存储器排。分区接口411、412、413和414确定读地址A0、A1、A2和A3分别指向相应的多存储器排分区401、402、403和404，并作为响应分别从循环C0、C1、C2和C3开始在相应本地地址/写数据总线401A、402A、403A和404A上传输读地址A0、A1、A2和A3。尽管为清楚起见分区接口411-414在图5中不表现出任何信号延时，然而要理解一般会由分区接口411-414引入一些信号延时。
一旦接收到读地址A0、A1、A2和A3，由这些读地址指定的存储器排执行读操作。如前所述，存储器排M0-M127中的每一个具有4ns的行循环时间，由此分别从循环C8、C9、C10和C11期间开始在本地数据输出总线401D、402D、403D和404D上提供相关的读数据值D0、D1、D2和D3。
读地址A4、A5、A6和A7分别指定多存储器排分区401、402、403和404中的存储器排。由读地址A4-A7指定的存储器排与由读地址A0-A3指定的存储器排是不同的。在本实施例中，对每个多存储器排分区的连续访问必须指定分区内的不同存储器排。如下面描述的那样，这允许在每个分区内执行连续的重叠访问，由此允许本地地址和数据总线在两倍于存储器排的频率下工作。分区接口411、412、413和414确定读地址A4、A5、A6和A7分别指向相应的分区401、402、403和404，并作为响应分别从循环C4、C5、C6和C7开始在相应本地地址/写数据总线401A、402A、403A和404A上传输读地址A4、A5、A6和A7。
一旦接收到读地址A4、A5、A6和A7，则由这些读地址指定的存储器排执行读操作，由此分别从循环C12、C13、C14和C15开始在本地读数据输出总线401D、402D、403D和404D上提供相关的读数据值D4、D5、D6和D7。
注意这些读访问在每个分区中可以是部分重叠的。例如，在分区401中，由读地址A0指定的读访问与由读地址A4指定的读访问重叠。这允许本地地址和数据总线401A、401D工作在500MHz的频率下，同时使存储器排M0-M31中的每一个工作在250MHz的频率下。由于对同一分区的连续访问可能部分地重叠，因此对同一分区的连续访问必须访问该分区内的不同存储器排。该规则一般是由全局地址/写数据发生块421和/或访问设备450强加的。
读地址A8-A11分别指定分区401-404内的存储器排。同样，读地址A8-A11指定与地址A4-A7不同的存储器排。分区接口411-414分别将读地址A8-A11传输至本地地址/写数据总线401A-404A，并且相关联的读数据值D8-D11分别从循环C16-C19开始分别在本地读数据总线401D-404D上相继地提供。
分区接口411-414接收在本地读数据总线401D-404D上提供的读数据值。一旦接收到新的数据值，则每个分区接口对于全局时钟信号CLK2G的一个循环在全局读数据总线422D上提供该新的数据值。在所描述的例子中，分区接口411分别在循环C8、C12、C16期间在全局读数据总线422D上提供读数据值D0、D4和D8，分区接口402分别在循环C9、C13、C17期间在全局读数据总线422D上提供读数据值D1、D5和D9，分区接口403分别在循环C10、C14、C18期间在全局读数据总线422D上提供读数据值D2、D6和D10，而分区接口404分别在循环C11、C15、C19期间在全局读数据总线422D上提供读数据值D3、D7和D11。如此，在2GHz的频率下在全局读数据总线422D上提供读数据值D0-D11。数据输出块422从全局数据总线422D接收读数据值，并将这些读数据值提供给访问设备450(在2GHz下)。
尽管图5仅示出访问分区401-404的三个循环，然而要理解分区401-404可以图5所示的循环方式被连续访问。
如前所述，每个分区401-404工作在500MHz(2ns)的频率下，由此使中央接口420工作在2GHz的循环随机事务率下。这表现出优于存储器系统300(图3)的8倍提升。
图6是根据本发明一替代实施例的存储器系统600的框图。存储器系统600包括8个多存储器排分区601-608、8个分区接口611-618以及全局接口620，全局接口620包括全局地址/写数据输入块621和全局数据输出块622。多存储器排分区601、602、603、604、605、606、607和608分别包括存储器排M0-M15、M16-M31、M32-M47,M48-M63,M64-M79,Μ80-Μ95,M96-M111,M112-M127。在所描述的例子中，存储器排M0-M127中的每一个包括具有4ns行循环时间的4.5MBDRAM阵列。也就是说，存储器排M0-M127中的每一个工作在250MHz的频率下(即250M次事务/秒)。存储器排M0-M127中的每一个包括地址发生/写数据输入块和数据输出块。多存储器排分区601-608中的存储器排的地址发生/写数据输入块分别被耦合至本地地址/写数据总线601A-608A。同样，多存储器排分区601-608中的存储器排的数据输出块分别被耦合至本地读数据总线601D-608D。本地地址/写数据总线601A－608A以及本地读数据总线601D-608D工作在250MHz的频率(即与存储器排M0-M127相同的频率)下。
分区接口611-618分别通过本地地址/写数据总线601A-608A以及分别通过本地读数据总线601D-608D耦合至多存储器排分区401-404。分区接口611-618也通过全局地址/写数据总线621A和全局读数据总线622D耦合至全局接口620。全局地址/写数据总线621A耦合至地址/写数据发生块621，而全局读数据总线622D耦合至数据输出块622。在所描述的例子中，全局地址/写数据总线621A和全局读数据总线622D工作在2GHz频率下(即本地总线601A-608A和601D-608D的频率的8倍)。
存储器系统600由外部访问设备650在2GHz频率下访问。如下面更详细描述的，访问设备650以循环随机方式访问多存储器排分区601-608。也就是说，访问设备650在2GHz时钟信号的每八个循环(至多)访问每个多存储器排分区601-608一次。
图7A和7B是示出根据本发明一个实施例的存储器系统600的操作的波形图。尽管图7A和7B的波形图示出循环随机读事务，然而要理解也可替代地对存储器系统600执行循环随机写事务。
全局地址发生块621在2GHz时钟信号CLK2G的相应循环C0-C15期间在全局地址/写数据总线621A上提供读地址A0-A15。读地址A0-A7分别指定多存储器排分区601-608中的存储器排。分区接口611-618确定读地址A0-A7分别指向相应的分区601-608，并作为响应如图7A所示那样分别从循环C0-C7开始在相应本地地址/写数据总线601A-608A上传输读地址A0-A7。
一旦接收到读地址A0-A7，由这些读地址指定的存储器排执行读操作。如前所述，存储器排M0-M127中的每一个具有4ns的行循环时间，由此如图7B所示那样，分别从循环C8-C15开始在本地数据输出总线601D-608D上提供相关的读数据值D0-D7。
读地址A8-A15分别指定多存储器排分区601-608中的存储器排。由读地址A8-A15指定的存储器排与由读地址A0-A7指定的存储器排是相同或者不同的。在本实施例中，由于分区和本地总线工作在同一频率(例如250MHz)下，对每个分区的相继访问不需要指定该分区中的不同存储器排。分区接口611-618确定读地址A8-A15分别指向相应的分区601-608，并作为响应如图7A所示那样分别从循环C8-C15开始在相应本地地址/写数据总线601A-608A上传输读地址A8-A15。
一旦接收到读地址A8-A15，由这些读地址指定的存储器排执行读操作，由此如图7B所示分别从循环C16-C23开始在本地读数据输出总线601D-608D上提供相关的读数据值D8-D15。
分区接口611-618接收在本地读数据总线601D-608D上提供的读数据值。一旦接收到新的数据值，则每个分区接口对于全局时钟信号CLK2G的一个循环在全局读数据总线622D上提供该新的读数据值。例如，分区接口611分别在循环C8和C16期间在全局读数据总线622D上提供读数据值D0和D8，而分区接口602分别在循环C9和C17期间在全局读数据总线622D上提供读数据值D1和D9。如此，在2GHz频率下在全局读数据总线622D上提供读数据值D0-D15。数据输出块622从全局读数据总线622D接收读数据值，并将这些读数据值提供给访问设备650(在2GHz下)。
尽管图7A和7B仅示出访问分区601-608的两个循环，然而要理解分区601-608可以图7A和7B所示的循环方式被连续访问。
图8是根据本发明又一实施例的存储器系统800的框图。存储器系统800包括两级阶层(而存储器系统400和600仅包括一级阶层)。同时第一级阶层在这里被定义为“分区”，第二级阶层在这里被定义为“簇”。存储器系统800包括两个簇851和852。在所描述的实施例中，簇851-852中的每一个类似于存储器系统600。由此，簇851包括8个多存储器排分区801-808(它们类似于多存储器排分区601-608)、8个分区接口821-828(它们类似于分区接口611-618)以及簇接口841(它类似于全局接口620)。同样，簇852包括8个多存储器排分区809-816(它们类似于多存储器排分区601-608)、8个分区接口829-836(它们类似于分区接口611-618)以及簇接口842(它类似于全局接口620)。
多存储器排分区801-816和分区接口821-836之间的事务是以前面结合图6和图7A-7B描述的相同方式在250MHz频率下执行的。同样，分区接口821-828(829-836)和簇接口841(842)之间的事务是以前面结合图6和图7A-7B描述的相同方式在2GHz频率下执行的。
全局接口845和簇接口841-842之间的事务是在4GHz频率下执行的。注意读/写地址在全局地址/写数据总线845A上从全局接口845被提供至簇接口841-842(以4GHz的频率)，而输出数据在全局读数据输出总线845D上从簇接口841-842提供至全局接口845(以4GHz的频率)。由总线845上的全局接口845提供的地址可替代地指定簇接口841、842(以交织方式)，由此使簇接口841、842各自工作在2GHz。同样，由簇接口841、842提供的输出数据(在2GHz下)可替代地在全局读数据输出总线845D上被多路复用(以交织方式)，由此使数据能在4GHz频率下在全局读数据输出总线845D上传输。
以前述方式，存储器系统800提供4GHz的最大循环随机事务率。较为有利地，多存储器排分区801-816中的各存储器排的工作频率保持在250MHz。尽管存储器系统800包括各自8个分区的两个簇，然而要理解也可对存储器系统800作改型以使其包括其它数量的簇和/或分区。例如，可将两个额外的簇(各自具有8个分区)加至存储器系统800，由此将循环随机事务率从4GHz提高到8GHz。
尽管前面结合图4-8描述的例子使用具有相对快速的4ns行循环时间的存储器排，然而要理解本发明也可应用在具有较慢的行循环时间的存储器排。下面对实现较慢的存储器排的存储器系统的若干例子进行描述。
图9是实现一额外级的阶层的存储器系统900的框图，该额外级的阶层包括4个多存储器排分区901-904、4个相应分区接口911-914以及全局接口920。多存储器排分区901、902、903和904分别包括存储器排B00-B07、B10-B17、B20-B27和B30-B37。这些存储器排中的每一个具有15ns行循环时间(即66.67MHz操作)。
多存储器排分区901、902、903和904中的存储器排分别通过本地地址/写数据总线901A、902A、903A和904A以及本地读数据总线901D、902D、903D和904D耦合至分区接口911、912、913和914。如下面更详细描述的那样，这些本地总线901A-904A和901D-904D工作在533MHz的频率下(即存储器排频率的8倍)。如下面更详细描述的那样，分区接口911-914中的每一个在大约533MHz(即66.67MHz×8)的频率下以重叠循环方式访问其相应的多存储器排分区的存储器排。分区接口911-914通过全局地址/写数据总线921A和全局读数据总线922D耦合至全局接口920。如下面更详细描述的，全局总线920在大约2.133GHz(即533MHz×4)的频率下以循环方式访问分区接口911-914。
图10A-10B示出根据本发明一个实施例的全局接口920访问多存储器排分区901-904的方式。如图所示，全局接口920在2.133GHz时钟信号(CLK2.13G)的循环C0-C45期间在全局地址/写数据总线921A上将读地址提供给分区接口911-914。总地来说，读地址被标示为AXX，其中值“XX”表示由读地址指定的存储器排(例如读地址A00指定存储器排B00)。注意，在时钟信号CLK2.13G的每四个循环，总线921A上的读地址指定一特定存储器分区一次。
分区接口911、912、913和914确定读地址AOX、A1X、A2X和A3X分别指向相应的多存储器排分区901、902、903和904，并作为响应在相应本地地址/写数据总线901A、902A、903A和904A上传输这些读地址A0X、A1X、A2X和A3X。
一旦接收到读地址A0X、A1X、A2X和A3X，由这些读地址指定的存储器排执行读操作。在读操作开始后15ns，在本地数据输出总线901D、902D、903D和904D上提供相应的读数据值DOX、D1X、D2X和D3X。例如，响应于在循环C0期间提供的读地址A00，在循环C32期间在本地输出总线901D上提供读数据值D00。
分区接口911-914接收在本地读数据总线901D-904D上提供的读数据值。一旦接收到新的数据值，则每个分区接口对于全局时钟信号CLK2.13G的一个循环在全局读数据总线922D上提供该新的数据值。例如，分区接口901-904分别在循环C32、C33、C34和C35期间在全局读数据总线922D上提供读数据值D00、D10、D20和D30。如此，在2.133GHz频率下在全局读数据总线922D上提供读数据值。
图11是实现包含各自具有四个分区的四个簇的两级阶层的存储器系统1100的框图。存储器系统1100包括16个多存储器排分区1101-1116，这些存储器排分区1101-1116中的每一个包括四个存储器排，其中这些存储器排中的每一个具有8ns的行循环时间(即125MHz操作)。分区接口1121－1136分别耦合至多存储器排分区1101-1116。分区接口1121－1136中的每一个在500MHz(即125MHz×4)的频率下以循环方式访问其相应多存储器排分区的存储器排。分区接口1121－1124、1125-1128、1129-1132以及1133-1136分别耦合至簇接口1141、1142、1143和1144。簇接口1141-1144中的每一个在2GHz(即500MHz×4)的频率下以循环方式访问其相应的分区接口。簇接口1141-1144中的每一个被耦合至全局接口1150。全局接口1150在8GHz(即2GHz×4)的频率下以循环方式访问簇接口1141-1144。
尽管已结合若干实施例对本发明进行了描述，然而要理解本发明不仅限于所披露的这些实施例，而是可以有多种改型，这对本领域内技术人员而言是显而易见的。例如，尽管本发明已结合一级或两级的阶层进行了描述，但要理解也可根据需要添加额外级的阶层以取得所需的外部访问频率。因此，本发明仅受所附权利要求限制。

Claims (20)

1.一种存储器系统，包括：
多个分区，每个分区包括多个存储器排；
多个分区接口，其中每个分区接口控制在第一频率下对所述多个分区中的相应一个分区的访问；以及
耦合至所述分区接口的全局接口，其中所述全局接口控制在第二频率下对所述分区接口的访问，所述第二频率比所述第一频率更快。
2.如权利要求1所述的存储器系统，其特征在于，所述分区中的每一个包括耦合至所述分区的所述多个存储器排中的每一个的本地总线，其中所述本地总线工作在所述第一频率下。
3.如权利要求2所述的存储器系统，其特征在于，所述多个存储器排中的每一个工作在第三频率，所述第三频率小于所述第一频率。
4.如权利要求3所述的存储器系统，其特征在于，所述第一频率等于所述第三频率乘以每个分区中的存储器排的数目。
5.如权利要求2所述的存储器系统，其特征在于，所述多个存储器排中的每一个工作在所述第一频率下。
6.如权利要求1所述的存储器系统，其特征在于，所述全局接口通过工作在所述第二频率下的全局总线耦合至所述多个分区接口中的每一个。
7.如权利要求1所述的存储器系统，其特征在于，所述第二频率等于所述第一频率乘以分区接口的数目。
8.一种存储器系统，包括：
多个分区，每个分区包括多个存储器排；
多个分区接口，其中每个分区接口控制在第一频率下对所述多个分区中的相应一个的访问；
多个簇接口，其中每个簇接口控制在第二频率下对所述多个分区接口中的相应一组分区接口的访问，所述第二频率比所述第一频率更快；以及
耦合至所述簇接口中的每一个的全局接口，其中所述全局接口控制在第三频率下对所述簇接口的访问，所述第三频率比所述第二频率更快。
9.如权利要求8所述的存储器系统，其特征在于，所述分区中的每一个包括耦合至所述分区的所述多个存储器排中的每一个的本地总线，其中所述本地总线工作在所述第一频率下。
10.如权利要求9所述的存储器系统，其特征在于，所述多个存储器排中的每一个工作在第四频率，所述第四频率小于所述第一频率。
11.如权利要求9所述的存储器系统，其特征在于，所述多个存储器排中的每一个工作在所述第一频率下。
12.如权利要求8所述的存储器系统，其特征在于，所述第二频率等于所述第一频率乘以分区接口的数目，而所述第三频率等于所述第二频率乘以簇接口的数目。
13.一种运作存储器系统的方法，包括：
通过相应的多个分区接口访问多个多存储器排分区，其中所述分区接口中的每一个在第一频率下访问所述多存储器排分区中的相应一个；以及
通过全局接口访问所述多个分区接口，其中所述全局接口在第二频率下访问所述多个分区接口，所述第二频率比所述第一频率更快。
14.如权利要求13所述的方法，其特征在于，所述分区接口以循环方式访问所述多存储器排分区，并且所述全局接口以循环方式访问所述分区接口。
15.如权利要求13所述的方法，其特征在于，所述第二频率等于所述第一频率乘以分区接口的数目。
16.如权利要求13所述的方法，其特征在于，还包括以第三频率在所述多存储器排分区中的各存储器排内执行访问，所述第三频率比所述第一频率更慢。
17.如权利要求13所述的方法，其特征在于，还包括以所述第一频率在所述多存储器排分区中的各存储器排内执行访问。
18.一种运作存储器系统的方法，包括：
通过相应的多个分区接口访问多个多存储器排分区，其中所述分区接口中的每一个在第一频率下访问所述多存储器排分区中的相应一个；
通过多个簇接口访问所述多个分区接口，其中所述簇接口中的每一个在第二频率下访问相应的多个所述分区接口，所述第二频率比所述第一频率更快；以及
通过全局接口访问所述多个簇接口，其中所述全局接口在第三频率下访问所述多个簇接口，所述第三频率比所述第二频率更快。
19.如权利要求18所述的方法，其特征在于，所述分区接口以循环方式访问所述多存储器排分区，所述簇接口以循环方式访问所述分区接口，并且所述全局接口以循环方式访问所述簇接口。
20.如权利要求18所述的方法，其特征在于，还包括以第四频率在所述多存储器排分区中的各存储器排内执行访问，所述第四频率比所述第一频率更慢。
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