TWI430582B - 三態電流數位至類比轉換裝置及其減少電流消耗的方法 - Google Patents

三態電流數位至類比轉換裝置及其減少電流消耗的方法 Download PDF

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Description

三態電流數位至類比轉換裝置及其減少電流消耗的方法
本發明涉及電流(current)數位至類比轉換(Digital-to-Analog Conversion，DAC)裝置(以下簡稱DAC裝置)的電力消耗問題，更具體地，是關於三態電流數位至類比轉換裝置及其減少電流消耗的方法。
電流DAC廣泛應用於多種技術領域。在一類典型的傳統電流DAC中，例如，所謂的三態(tri-state)電流DAC，無論輸入至三態電流DAC的數位值是大還是小，總是持續存在一定數量的電力消耗。更具體地，即便輸入至三態電流DAC的數位值小到可以指示該三態電流DAC不應輸出電流，仍然會持續存在一定數量的電力消耗。由於理論上三態電流DAC不輸出電流但卻仍然存在內部吸入電流(sink current)，結果導致電力的浪費，因此，需要一種新的方法，來減少數位至類比轉換過程中的因電流而造成的電力消耗。
有鑑於此，本發明提供一種三態電流數位至類比轉換裝置及其減少電流消耗的方法。
本發明提供一種減少電流消耗的方法，用於數位至類比轉換，該減少電流消耗的方法包含：監測一組差分數位輸入的多個邏輯狀態，其中，該組差分數位輸入用於控制一三態電流數位至類比轉換的至少一三態電流數位至類比轉換單元，以及該三態電流數位至類比轉換單元具有正輸出電流狀態，零輸出電流狀態及負輸出電流狀態；以及當該組差分數位輸入的邏輯狀態指示該三態電流數位至類比轉換單元切換至零輸出電流狀態時，臨時減少流經該三態數位至類比轉換單元的中間路徑的直流電流。
本發明另提供一種三態電流數位至類比轉換裝置，包含：至少一三態電流數位至類比轉換單元，其中，該三態電流數位至類比轉換單元具有正輸出電流狀態、零輸出電流狀態及負輸出電流狀態；以及控制裝置，用於監測一組差分數位輸入的多個邏輯狀態，該組差分數位輸入用於控制該至少一三態電流數位至類比轉換單元，其中，當該組差分數位輸入的邏輯狀態指示該三態電流數位至類比轉換單元切換至該零輸出電流狀態時，該控制裝置臨時減少流經該三態電流數位至類比轉換單元的中間路徑的直流電流。
本發明所提供的三態電流數位至類比轉換裝置及其減少電流消耗的方法，其優點包括可以在維持電路整體性能的同時減少電力消耗。
以下係依據多個圖式對本發明的較佳實施例進行詳細描述，本領域習知技藝者閱讀後應可明確了解本發明的目的。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個組件。本說明書及申請專利範圍並不以名稱的差異來作為區分組件的方式，而是以組件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的「包含」為一開放式的用語，故應解釋成「包含但不限定於」。「大致」是指在可接受的誤差範圍內，所屬領域中具有通常知識者能夠在一定誤差範圍內解決所述技術問題，基本達到所述技術效果。此外，「耦接」一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電性連接於該第二裝置，或透過其他裝置或連接手段間接地電性連接至該第二裝置。說明書後續描述為實施本發明的較佳實施方式，然該描述乃以說明本發明的一般原則為目的，並非用以限定本發明的範圍。本發明的保護範圍當視所附的申請專利範圍所界定者為準。
第1圖為依據本發明第一實施例的可減少數位至類比轉換中的電流消耗的DAC裝置100的示意圖。DAC裝置100包含控制裝置110及三態模組120，其中，控制裝置110包含延時電路112、預測單元114及切換控制單元116。在本實施例中，三態模組120可包含三態電流DAC的至少一三態電流數位至類比轉換單元(簡稱DAC單元)，其中，三態電流DAC單元具有正輸出電流狀態、零輸出電流狀態及負輸出電流狀態。請注意，此處僅用於說明目的，本發明並不以此為限。依據該實施例的一種情況，三態模組120可包含三態電流DAC的多個三態電流DAC單元，其中，每個三態電流DAC單元具有正輸出電流狀態、零輸出電流狀態及負輸出電流狀態。依據本實施例的另一種情況，當上述包含於三態模組120中的多個三態電流DAC單元為一個三態電流DAC的所有三態電流DAC單元時，三態模組120可代表整個三態電流DAC。
更具體地，依據本實施例的一方面及後續實施例，DAC裝置100可代表整個三態電流DAC。在此情形下，三態模組120可代表多個三態電流DAC單元，且控制裝置110可視為嵌入於三態電流DAC中。
上述至少一三態電流DAC單元(例如，第一實施例中的三態電流DAC單元，或上述多個三態電流DAC單元中的每個)的正輸出電流狀態、零輸出電流狀態及負輸出電流狀態說明如下。在正輸出電流狀態，三態電流DAC單元輸出正輸出電流，即具有正電流值的電流。另外，在負輸出電流狀態，三態電流DAC單元輸出負輸出電流，即具有負電流值的電流，這意味著三態電流DAC單元吸入電流。此外，在零輸出電流狀態，三態電流DAC單元不輸出電流或輸出電流值接近零的電流，又或者輸出電流值可忽略不計的電流。
實際上，延時電路112可使用至少一D型觸發器(D-type Flip-Flop)進行配置。此處僅用於說明目的，本發明並不以此為限。依據本實施例的變形，延時電路112亦可使用包含多個反相器(inverter)的反相器鏈(inverter chain)進行配置。另外，本實施例中的預測單元114與切換控制單元116可使用硬體電路(如邏輯閘)進行配置。請注意，此處僅用於說明目的，本發明並不以此為限。依據本實施例的一些變形，預測單元114及/或切換控制單元116可經由處理電路執行程式代碼來實現。
依據本實施例，控制裝置110用於監測(monitor)一組差分(differential)數位輸入DIN 的多個邏輯狀態，其中，該組差分數位輸入信號DIN 用於控制三態模組120中的上述至少一三態電流DAC單元。此處，如第1圖所示的標記DIN 用於代表上述的那組差分數位輸入，以及如第1圖所示的標記AOUT 用於代表上述至少一三態電流DAC單元的總輸出。在三態電流DAC單元處於零輸出電流狀態的情形下，控制裝置110能夠適當控制三態電流DAC單元以節省零輸出電流狀態的電力消耗。更具體地，延時電路112用於延遲該組差分數位輸入的時間週期，以及當三態電流DAC單元處於零輸出電流狀態時，預測單元114可依據該組差分數位輸入DIN 與延遲後的該組差分數位輸入產生預測結果115，其中，預測結果115指示零輸出電流狀態的出現。標號113代表一組延遲信號(delayed version)，在此處代表該組差分數位輸入DIN 的延遲信號，即上述延遲後的該組差分數位輸入DIN 。此外，當三態電流DAC單元處於零輸出電流狀態時，切換控制單元116依據預測結果115對三態電流DAC單元執行切換控制，其中，切換控制單元116透過至少一控制信號117控制位於三態模組120之中的三態電流DAC單元。DAC裝置100的詳細運作請參照第2圖。
第2圖為依據本發明一實施例的減少數位至類比轉換的電流消耗的方法流程圖。如第2圖所示減少數位至類比轉換的電流消耗方法可應用於如第1圖所示的DAC裝置100，更具體地，應用於DAC裝置100中的控制裝置110。該減少數位至類比轉換的電流消耗的方法細述如下：
步驟912：控制裝置110監測一組差分數位輸入(例如，上述的那組差分數位輸入)的多個邏輯狀態，其中，該組差分數位輸入用於控制三態電流DAC的至少一三態電流DAC單元，例如上述至少一三態電流DAC單元。
步驟914：當該組差分數位輸入的邏輯狀態指示三態電流DAC單元切換至零輸出電流狀態時，控制裝置110臨時減少流經三態電流DAC單元的中間路徑的直流電流(經由使用切換控制單元116控制三態模組120中的三態電流DAC單元)，其中，三態電流DAC單元的中間路徑經過一相關共模(common mode)節點，以及對三態電流DAC單元的中間路徑應用一共模電壓。
依據該實施例，如第2圖所示的流程圖可重複執行。另外，依據該實施例的一種情況，例如，在三態模組120包含多個三態電流DAC單元的情形下，如第2圖所示的流程圖可分別應用於每個三態電流DAC單元。在該組差分數位輸入用於控制多個三態電流DAC單元的情形下，當該組差分數位輸入的邏輯狀態指示一個或多個三態電流DAC單元切換至零輸出電流狀態時，控制裝置110臨時減少流經一個或多個三態電流DAC單元中每個的中間路徑的直流電流。結果，處於零輸出電流狀態的一個或多個三態電流DAC單元的電力消耗得以減少。
請參照第3圖(包括第3A圖至第3C圖)。第3A圖為依據本發明一實施例的三態電流DAC單元的示意圖，其中，三態電流DAC單元可使用如第2圖所示減少數位至類比轉換的電流消耗的方法；以及第3B圖與第3C圖為用於第3A圖所示三態電流DAC單元的切換控制單元116的切換控制方式示意圖。在該實施例中，如第3A圖所示的三態電流DAC單元包含兩個電流源(如第3A圖中標號「ILSB 」所示)與由金氧半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistors，MOSFET)構成的六個切換器。上述至少一控制信號117包含多個控制信號GPP、GPN、ENP、GNP、GNN及ENN，該多個控制信號分別輸入至這些切換器的控制端。標號IOUT -代表負輸出電流，以及標號IOUT +代表正輸出電流，以及標號VCM代表上述三態電流DAC單元的中間路徑上的共模節點。
另外，切換控制單元116包含如第3B圖所示的P型切換控制單元1161，P型切換控制單元1161在第3B圖中以正型切換器的控制單元(control unit for positive-type switches)的英文簡寫「P-SW Ctrl」來表示，其中，對應的切換控制方式列示於第3B圖下半部分的表格中。標號DIN +與DIN -代表如第3A圖所示用於控制三態電流DAC單元的該組差分數位輸入(也就是第1圖中的延遲信號113)。在表格的第一欄(column)，該組差分數位輸入DIN +與DIN -的邏輯狀態列示為不同的組合。在該實施例中，表格其它欄中控制信號GPP、GPN與ENP的邏輯狀態0和1分別代表低電壓位準與高電壓位準，其中，控制信號ENP的邏輯狀態0對應於預設波形ENP(0)。
另外，切換控制單元116也可包含如第3C圖所示的N型切換控制單元1162，N型切換控制單元1162在第3C圖中以負型切換器的控制單元(control unit for negative-type switches)的英文簡寫「N-SW Ctrl」來表示，其中，對應的切換控制方式列示於第3C圖下半部分的表格中。類似地，在表格的第一欄，該組差分數位輸入DIN +與DIN -(也就是第1圖中的延遲信號113)的邏輯狀態列示為不同的組合。在該實施例中，表格其它欄中控制信號GNP、GNN與ENN的邏輯狀態0和1分別代表低電壓位準與高電壓位準，其中，控制信號ENN的邏輯狀態1對應於預設波形ENN(1)。
因此，在該組差分數位輸入DIN +與DIN -的不同的邏輯狀態組合的基礎上，如第3A圖所示的三態電流DAC單元可輸出正輸出電流IOUT +以代表第一預設狀態(例如，正輸出電流狀態)，或輸出負輸出電流IOUT -以代表第二預設狀態(例如，負輸出電流狀態)，或不輸出電流或輸出電流值接近零的電流(或輸出電流值可忽略不計的電流)以代表第三預設狀態(例如，零輸出電流狀態)。
請參照第4圖作進一步理解。第4圖為第3A圖所示三態電流DAC單元實施例的相關信號的時序圖。請注意，當該組差分數位輸入DIN +與DIN -(也就是第1圖中的延遲信號113)的邏輯狀態均為零(例如，差分數位輸入DIN +與DIN -均為低電壓位準)時，基於第3B圖與第3C圖所示的切換控制方式，如第3A圖所示的三態電流DAC單元處於上述的零輸出電流狀態。預設波形ENN(1)中的陰影部分代表當控制信號ENN在邏輯狀態1時所帶來的省電模式下節省的電力，控制信號ENN的邏輯狀態0對應於正常波形ENN(0)。另外，預設波形ENP(0)中的陰影部分代表當控制信號ENP在邏輯狀態0時所帶來的省電模式中所節省的電力，控制信號ENP的邏輯狀態1對應於正常波形ENP(1)。
利用如第3A圖至第3C圖及第4圖所揭示的架構及相關運作方式，當如第3A圖所示的三態電流DAC單元處於零輸出電流狀態時，在對應於零輸出電流狀態的全部時段(whole time interval)的中間階段(intermediate portion)，控制裝置110阻止導通(turn on)如第3A圖所示的三態電流DAC單元的中間路徑(也就是，經過共模節點VCM的中間路徑)上的多個切換器(如第3A圖中分別由控制信號ENP與控制信號ENN所控制的切換器)，用以減少零輸出電流狀態的電流消耗。例如，全部時段可代表任意預設波形ENP(0)或ENN(1)的全部時段。在另一實施例中，全部時段的中間階段可代表如第4圖所示陰影部分所指示的時段。
更具體地，在對應於零輸出電流狀態的全部時段的開始階段(beginning portion)，控制裝置110臨時導通如第3A圖所示通經過共模節點VCM的中間路徑上的多個切換器，然後再臨時斷開該多個切換器，如第4圖中任意預設波形ENP(0)或ENN(1)的開始階段所示。例如，全部時段的開始階段可設置為第一時段，該第一時段可等效於時脈信號CK的時脈週期的預設比率，例如時脈週期的一半。另外，在對應於零輸出電流狀態的全部時段的結束階段(end portion)，控制裝置110臨時導通如第3A圖所示通經過共模節點VCM的中間路徑上的多個切換器，然後再臨時斷開該多個切換器，如第4圖中任意預設波形ENP(0)或ENN(1)的結束部分所示。例如，全部時段的結束階段可設置為第二時段，該第二時段可等效於時脈信號CK的時脈週期的預設比率，例如時脈週期的一半。
依據該實施例，控制裝置110在對應於零輸出電流狀態的全部時段的開始階段提供適當的控制，以確保如第3A圖所示的三態電流DAC單元能夠適當進入零輸出電流狀態。另外，控制裝置110在對應於零輸出電流狀態的全部時段的結束階段提供適當控制，用以對如第3A所示的多個MOSFET各自的汲極電壓(drain voltage)進行預先充電(pre-charge)，並確保正常波形ENN(0)和ENP(1)的正確。因此，當如第3A圖所示的架構運作在上述省電模式時，如第3A圖所示的三態DAC單元不會發生非正常運作。
第5圖為使用依據本發明第二實施例的可減少數位至類比轉換的電流消耗的DAC裝置100的類比至數位轉換(Analog-to-Digital Conversion，ADC)裝置500的示意圖。如第5圖所示，除上述控制裝置110之外，ADC裝置500進一步包含加法器510、迴路濾波器520、量化器530、資料加權平均(Data Weighted Averaging，DWG)單元540(如第5圖中的標號「DWG」所示)及DAC 550，其中，DAC 550可包含上述三態電流DAC的至少一三態電流DAC單元，更進一步，DAC 550也可代表包含多個三態電流DAC單元的整個三態電流DAC。如第5圖所示，標號AIN 與DOUT 分別代表類比輸入與如第5圖所示ADC裝置500的數位輸出，以及加法器510接收類比輸入AIN 及來自回饋路徑(也就是，如第5圖所示由DAC裝置100所構成的回饋路徑)的回饋。另外，迴路濾波器520對主路徑(例如，如第5圖所示由加法器510、迴路濾波器520、量化器530所構成的路徑)執行迴路濾波，以及量化器530對來自迴路濾波器520的濾波後的結果進行量化以產生數位輸出DOUT 。另外，在實作時可將如第5圖所示架構中的DWA單元540嵌入具有三態模組120的DAC裝置100中，其中，DAC裝置100代表上述的整個三態電流DAC(即如上所述的多個三態電流DAC單元代表三態電流DAC的全部三態電流DAC單元的一種情況)，且DWA單元540可依據DWA演算法進行運作。簡潔起見，關於ADC裝置500中的DAC裝置100的描述此處不再贅述。
依據本實施例的一變形，切換控制單元116可嵌入於DAC 550。依據本實施例的另一變形，至少延時電路112、預測單元114及切換控制單元116均可嵌入於DAC 550。請注意，此處僅用於舉例說明，本發明並不以此為限。
第6A圖為依據本發明另一實施例的三態電流DAC單元的示意圖，其中，三態電流DAC單元可使用如第2圖所示減少數位至類比轉換的電流消耗的方法。第6B圖為依據本發明另一實施例的三態電流DAC單元的示意圖，其中，三態電流DAC單元可使用如第2圖所示減少數位至類比轉換的電流消耗的方法。如第6A圖所示三態電流DAC單元的架構類似於第3A圖，二者的差別在於如第6A圖所示的三態電流DAC單元在實作時將額外的切換器(如第6A圖中標號612-1與614-1所示)嵌入了如第3A圖所示的三態電流DAC單元。為了執行上述省電模式，切換器612-1與切換器614-1用於臨時斷開電流源(如第6A圖中標號「ILSB 」所示)的輸入端/輸出端與三態電流DAC單元架構的其它部分之間的連接，例如上述的中間路徑與邊側路徑(side paths)，其中，經由邊側路徑分別輸出負輸出電流IOUT -與正輸出電流IOUT +。根據本發明的一實施例，切換器612-1與切換器614-1可根據一切換控制信號Ctrl來實現導通或斷開。請注意，此處僅用於說明目的，本發明並不以此為限。依據本實施例的變形，額外的切換器612-1與切換器614-1中的至少一個可配置於相關的電流源與其驅動電壓(如第6A圖中的標號Vs1、Vs2所示)之間。更具體地，在這些變形中的一種情形下，例如第6B圖所示，兩個額外的切換器(如第6B圖中的標號612-2與614-2所示)中的每個均配置於相關電流源與其驅動電壓(如第6B圖中的標號Vs1、Vs2所示)之間。其中，為因應架構的變化，兩個額外的切換器在第6B圖中標識為切換器612-2與切換器614-2。關於這些變形的類似描述不再重複贅述。
依據本實施例，如第6圖(包括第6A圖與第6B圖)所示實施例的相關切換控制方式與第3B圖與第3C圖幾乎相同。更具體地，如第3B圖所示表格中的標號ENP(0)與第3C圖所示表格中的標號ENN(1)分別被邏輯狀態「0」和「1」所取代。也就是，預設波形ENP(0)與ENN(1)被沒有省電模式轉變的正常波形所取代。在本實施例中，控制信號ENN與ENP的正常波形在對應於零輸出電流狀態的全部時段內分別為如上所述的高電壓位準(邏輯狀態為「1」)與如上所述的低電壓位準(邏輯狀態為「0」)。
第7圖為第6A圖所示三態電流DAC單元實施例的相關信號的時序圖。當該組差分數位輸入信號DIN +與DIN -的邏輯狀態均為零(例如，差分數位輸入DIN +與DIN -均為低電壓位準)時，如第6A圖所示的三態電流DAC單元處於零輸出電流狀態。
利用如第6A圖及第7圖所示的三態電流DAC單元的架構及相關運作，當如第6A圖所示的三態電流DAC單元處於上述的零輸出電流狀態時，在對應於零輸出電流狀態的全部時段的中間階段，控制裝置110阻止導通分別耦接於如第6A圖所示的三態電流DAC單元的相應電流源的額外的切換器612-1與切換器614-1。此處，在本實施例中對應於零輸出電流狀態的全部時段與第3A圖至第3C圖及第4圖所揭露實施例相同，以及本實施例中對應於零輸出電流狀態的全部時段的中間階段與第3A圖至第3C圖及第4圖所揭露實施例也相同。關於本實施例的類似描述此處不再重複贅述。
請注意，關於第7圖所示時序圖的上述描述可應用於如第6A圖所示實施例的上述多種變形中，例如第6B圖所示實施例。因此，簡潔起見，關於這些變形的類似描述此處不再重複贅述。
本發明的優點之一在於，利用本發明所提供的三態電流數位至類比轉換裝置及其減少電流消耗的方法，能夠在上述省電模式下節省電力消耗。因此，在三態電流DAC用於某些便攜式設備(例如，行動裝置)時，可以輕松滿足其低電力消耗的需求。
本發明的優點還包括，利用本發明所提供的三態電流數位至類比轉換裝置及其減少電流消耗的方法，經由在對應於零輸出電流狀態的全部時段的開始階段與結束階段提供適當的控制，可以在實施省電模式的同時維持電路的正常整體性能。
上述實施例僅用來例舉本發明的實施樣態，及闡釋本發明的技術特徵，並非用來限制本發明的範疇。任何習知技藝者依據本發明的精神輕易可完成的改變或均等性安排均屬於本發明所主張的範圍，本發明的權利範圍應以申請專利範圍為準。
100．．．DAC裝置
110．．．控制裝置
112．．．延時電路
113．．．延遲信號
114．．．預測單元
115．．．預測結果
116．．．切換控制單元
1161．．．P型切換控制單元
1162．．．N型切換控制單元
117．．．控制信號
120．．．三態模組
500．．．ADC裝置
510．．．加法器
520．．．迴路濾波器
530．．．量化器
540．．．DWG單元
550．．．DAC
612-1、612-2、614-1、614-2．．．切換器
912、914．．．步驟
第1圖為依據本發明第一實施例的減少數位至類比轉換中的電流消耗的DAC裝置的示意圖。
第2圖為依據本發明一實施例的減少數位至類比轉換的電流消耗的方法流程圖。
第3A圖為依據本發明一實施例的三態電流DAC單元的示意圖，其中，三態電流DAC單元可使用如第2圖所示減少數位至類比轉換的電流消耗的方法。
第3B圖與第3C圖為用於第3A圖所示三態電流DAC單元的切換控制單元的切換控制方式示意圖。
第4圖為第3A圖所示三態電流DAC單元實施例的相關信號的時序圖。
第5圖為依據本發明第二實施例的可減少數位至類比轉換的電流消耗的ADC裝置的示意圖。
第6A圖為依據本發明另一實施例的三態電流DAC單元的示意圖，其中，三態電流DAC單元可使用如第2圖所示減少數位至類比轉換的電流消耗的方法。
第6B圖為依據本發明另一實施例的三態電流DAC單元的示意圖，其中，三態電流DAC單元可使用如第2圖所示減少數位至類比轉換的電流消耗的方法。
第7圖為第6A圖所示三態電流DAC單元實施例的相關信號的時序圖。
100．．．DAC裝置
110．．．控制裝置
112．．．延時電路
113．．．延遲信號
114．．．預測單元
115．．．預測結果
116．．．切換控制單元
117．．．控制信號
120．．．三態模組

Claims (20)

  1. 一種減少電流消耗的方法，用於數位至類比轉換，該減少電流消耗的方法包含：監測一組差分數位輸入的多個邏輯狀態，其中，該組差分數位輸入用於控制一三態電流數位至類比轉換的至少一三態電流數位至類比轉換單元，以及該至少一三態電流數位至類比轉換單元具有一正輸出電流狀態、一零輸出電流狀態及一負輸出電流狀態；以及當該組差分數位輸入的邏輯狀態指示該至少一三態電流數位至類比轉換單元切換至零輸出電流狀態時，臨時減少流經該三態數位至類比轉換單元的一中間路徑的一直流電流。
  2. 如申請專利範圍第1項所述的減少電流消耗的方法，其中，對該三態數位至類比轉換單元應用一共模電壓。
  3. 如申請專利範圍第1項所述的減少電流消耗的方法，其中，當該至少一三態電流數位至類比轉換單元處於該零輸出電流狀態時，該減少電流消耗的方法進一步包含：在對應於該零輸出電流狀態的一全部時段中的一中間階段，阻止導通該中間路徑上的至少一切換器。
  4. 如申請專利範圍第3項所述的減少電流消耗的方法，進一步包含：在對應於該零輸出電流狀態的該全部時段的一開始階段，臨時導通該至少一切換器，然後再臨時斷開該至少一切換器。
  5. 如申請專利範圍第4項所述的減少電流消耗的方法，其中，該全部時段的該開始階段設置為一第一時段，該第一時段等效於一時脈週期的一預設比率。
  6. 如申請專利範圍第3項所述的減少電流消耗的方法，進一步包含：在對應於該零輸出電流狀態的該全部時段的一結束階段，臨時導通該至少一切換器，然後再臨時斷開該至少一切換器。
  7. 如申請專利範圍第6項所述的減少電流消耗的方法，其中，該全部時段的該結束階段設置為一第二時段，該第二時段等效於一時脈週期的一預設比率。
  8. 如申請專利範圍第1項所述的減少電流消耗的方法，其中，當該至少一三態電流數位至類比轉換單元處於該零輸出電流狀態時，該減少電流消耗的方法進一步包含：在對應於該零輸出電流狀態的一全部時段中的一中間階段，阻止導通耦接於該至少一三態電流數位至類比轉換單元的一電流源的至少一切換器。
  9. 如申請專利範圍第1項所述的減少電流消耗的方法，進一步包含延遲該組差分數位輸入的時間週期以產生該組差分數位輸入的一組延遲信號；以及當該至少一三態電流數位至類比轉換單元處於該零輸出電流狀態時，該減少電流消耗的方法進一步包含：依據該組延遲信號產生一預測結果，其中，該預測結果指示該零輸出電流狀態的出現；以及依據該預測結果對該三態數位至類比轉換單元執行切換控制。
  10. 如申請專利範圍第1項所述的減少電流消耗的方法，其中當該至少一三態電流數位至類比轉換單元處於該零輸出電流狀態時，該減少電流消耗的方法進一步包含：依據該組差分數位輸入產生一預測結果，其中，該預測結果指示該零輸出電流狀態的出現；以及依據該預測結果對該三態數位至類比轉換單元執行切換控制。
  11. 一種三態電流數位至類比轉換裝置，包含：至少一三態電流數位至類比轉換單元，其中，該至少一三態電流數位至類比轉換單元具有一正輸出電流狀態、一零輸出電流狀態及一負輸出電流狀態；以及一控制裝置，用於監測一組差分數位輸入的多個邏輯狀態，該組差分數位輸入用於控制該至少一三態電流數位至類比轉換單元，其中，當該組差分數位輸入的邏輯狀態指示該至少一三態電流數位至類比轉換單元切換至該零輸出電流狀態時，該控制裝置臨時減少流經該至少一三態電流數位至類比轉換單元的一中間路徑上的一直流電流。
  12. 如申請專利範圍第11項所述的三態電流數位至類比轉換裝置，其中，該至少一三態電流數位至類比轉換單元的該中間路徑使用一共模電壓。
  13. 如申請專利範圍第11項所述的三態電流數位至類比轉換裝置，其中，當該至少一三態電流數位至類比轉換單元處於零輸出電流狀態時，在對應於該零輸出電流狀態的一全部時段的一中間階段，該控制裝置阻止導通該中間路徑上的至少一切換器。
  14. 如申請專利範圍第13項所述的三態電流數位至類比轉換裝置，其中，在對應於該零輸出電流狀態的該全部時段的一開始階段，該控制裝置臨時導通該至少一切換器，然後再臨時斷開該至少一切換器。
  15. 如申請專利範圍第14項所述的三態電流數位至類比轉換裝置，其中，該全部時段的該開始階段設置為一第一時段，該第一時段等效於一時脈週期的一預設比率。
  16. 如申請專利範圍第13項所述的三態電流數位至類比轉換裝置，其中，在對應於該零輸出電流狀態的該全部時段的一結束階段，該控制裝置臨時導通該至少一切換器，然後再臨時斷開該至少一切換器。
  17. 如申請專利範圍第16項所述的三態電流數位至類比轉換裝置，其中，該全部時段的該結束階段設置為一第二時段，該第二時段等效於一時脈週期的一預設比率。
  18. 如申請專利範圍第11項所述的三態電流數位至類比轉換裝置，其中，當該至少一三態電流數位至類比轉換單元處於該零輸出電流狀態時，在對應於該零輸出電流狀態的一全部時段中的一中間階段，該控制裝置阻止導通耦接於該至少一三態電流數位至類比轉換單元的一電流源的至少一切換器。
  19. 如申請專利範圍第11項所述的三態電流數位至類比轉換裝置，其中，該控制裝置包含：一延時電路，用於延遲該組差分數位輸入的時間週期以產生該組差分數位輸入的一組延遲信號；一預測單元，用於當該至少一三態電流數位至類比轉換單元處於該零輸出電流狀態時依據該組延遲信號產生一預測結果，其中，該預測結果指示該零輸出電流狀態的出現；以及一切換控制單元，用於當該至少一三態電流數位至類比轉換單元處於該零輸出電流狀態時依據該預測結果對該三態數位至類比轉換單元執行切換控制。
  20. 如申請專利範圍第11項所述的三態電流數位至類比轉換裝置，其中，該控制裝置包含：一預測單元，用於當該至少一三態電流數位至類比轉換單元處於該零輸出電流狀態時依據該組差分數位輸入產生一預測結果，其中，該預測結果指示該零輸出電流狀態的出現；以及一切換控制單元，用於當該至少一三態電流數位至類比轉換單元處於該零輸出電流狀態時依據該預測結果對該三態數位至類比轉換單元執行切換控制。
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