TWI430574B

TWI430574B - 電源控制電路及方法

Info

Publication number: TWI430574B
Application number: TW97125949A
Authority: TW
Inventors: Christophe Frey; Andrew John Sowden
Original assignee: Advanced Risc Mach Ltd
Priority date: 2007-08-13
Filing date: 2008-07-09
Publication date: 2014-03-11
Also published as: TW200919960A; US7696649B2; US20090045677A1

Description

電源控制電路及方法

本發明係相關於一電源控制電路與操作此電路之方法，該電源控制電路係用以控制一電壓源至一聯結電路的連接。

在資料處理系統中，經常出現系統中的許多電路在相當明顯比例的時間中處於非致能的情況。然而，即使在非致能時，由於漏電流的原因，這些電路會消耗顯著的能量。據此，已知提供對應這些電路的控制電路，於不使用該些電路時，將它們與一電壓源斷開，當這些電路需要再次啟用時，再次將它們連接至電壓源。

第1圖係為一圖示，繪示可被提供給相對應之電路40之一已知電源控制電路。在此例中，電源控制電路至少包含複數個PMOS電晶體10、20、30，並聯地提供於操作供應電壓V_DD 與被電路40所使用的電壓線50之間，此電壓線50在此亦被稱為虛擬VDD線(VVDD)。當電路40與供應電源V_DD 斷開時，例如當其即將進入待機操作模式，每個PMOS電晶體10、20與30分別於其閘極輸入端15、25與35接收到邏輯1位準之一斷電訊號，使該些電晶體被關閉，因而使該電壓線50與操作供應電壓V_DD 隔離。當電路40之後需要進入主動操作模式時，則此些斷電訊號被清除至邏輯0位準，使得每個PMOS電晶體10、20與 30被導通，並將電壓線50拉高至操作供應電壓V_DD 。

如第1圖所示之三個PMOS電晶體，可瞭解到所提供之PMOS電晶體的數量會因不同實施例而異，且在一些實施例中，僅需要單一PMOS電晶體。更進一步地，如第1圖所示之電壓線50可以實際上包括數個分離的電壓線，每個電壓線供電路40之特定部分使用。此外，電路40可能有各種形式。例如，在一實施例中，電晶體40可以是記憶體裝置的形式。替代地，此電路可以包含在資料處理系統之任何邏輯區塊，例如一處理器核心、在核心中之一算數邏輯單元(Arithmetic logic unit，ALU)、一記憶體控制裝置、一視訊控制器等等。

除了使用電源控制電路以配合操作供應電壓以外，亦可使用類似電路以配合供應給電路40之其他電壓源，例如接地電壓。由K Kumagai等人於ULSI Device Development Laboratories, NEC Coperation, 1998 Symposium on VLSI Circuits, Digest of Technical Papers所提出的論文"A Novel Powering-Down Scheme for Low Vt CMOS Circuit"，繪示於第1圖，顯示一電路提供有電源控制電路，用以配合操作供應電壓V_DD 與接地電壓。在此論文中，亦提供二極體，與電源控制電路的電晶體並聯，以限制該電路電壓線上的電壓改變，因此可於待機模式時確保資料可以被保存，其中待機模式被稱作睡眠模式。

不論任何特定實施例的電路是否為了讓電路在待機模式可以保存資料值，而需要任何資料保存機制，例如上述二極體機制，會發生於任何使用電源控制電路的電路中共同的問題係為當該電路之後重新被連接至電壓源時，所產生的湧入電流的問題。一般地，在由待機狀態轉換到主動狀態期間，可能需要一大的電容值以對電壓線50充電至操作供應電壓V_DD ，並對當該電路在操作於主動狀態時需要達到操作供應電壓位準的電路40中任何內部節點充電。一大的湧入電流(電壓急衝，voltage surge)可能會於此充電期間，發生於供應電壓V_DD ，且此湧入電流可能導致供應電壓V_DD 產生電壓下降，可能會潛在地造成使用該供應電壓V_DD 的其他電路故障。可瞭解到，相似的問題亦會存在於連接至使用相似電源控制電路的主動電路的其他電壓源線，例如稍早討論過的接地線。特定地，任何接地電壓線的改變可能也會造成其他電路故障。

由H Mizuno等人於2001 IEEE International Solid-State Circuit Conference所提出的論文"ChipOS:Open Power-Management Platform to Overcome the Power Crisis in Furture LSIs"係說明尋求降低湧入電流的一個方式。如這裡所述地，當一電壓源被應用至一特定邏輯方塊時，被提供於聯結上述邏輯方塊的電源限制器電路中的電源開關其閘極係以一低迴轉率(slew rate)被驅動。因此，此些電源開關的閘極的電壓係相對緩慢地被增加，使得此些開關相對緩慢地被導通，對邏輯方塊的電源線充電至所連接的電壓源的電壓位準所需要的時間將會增加，藉以限制峰值電流。依據本文章所述之技術，藉由首先以小驅動器來驅動閘極線，然後以大驅動器來驅動這些線，此些閘極會以低旋轉率被驅動。此方法雖可以限制峰值電流，藉以降低湧入電流，然而，使用簡單電路(例如較差的驅動器)來降低提供給電源開關的閘極的電源開關致能訊號的旋轉率的方法，此方法對製程變異十分敏感，且因此可達成的電流限制的量會跟著製程變異顯著地變化。因此，此方法無法提供可靠的技術來降低湧入電流。

由K Lynn於Wescon 97 Conference Preceeding, 4-6 November 1997, Pages 434to 441所提出論文"Universal Serial Bus (USB)Power Management"，亦提供一方法，藉由減慢電源控制電路中的電源開關的導通時間，來降低湧入電流。依據在此所述之技術，電源開關具有一電荷泵，以將導通時間減慢成1 ms到2 ms之間。當使用複雜的類比電路(例如上述的電荷泵)可以去除稍早所述的技術為了限制提供給電源開關的閘極的致能訊號的旋轉率，所產生的一些製程上的敏感度時，電源控制電路區域會增加電路複雜度，造成成本增加。

由R Blue等人於Aerospace Conference 2003, Preceedings 2003 IEEE, Volume 5, 8-15 March 2003, Page 5-2303 to 5-2314，所提出的論文"X2000 Advanced Avionics Project Development of a New Generation of Avionics for Space Applications"，係說明數個航空電子建造區塊模組，包括電源分佈與電源限制的模組。描述一電源開關切片，且提出於電源開關切片中達成湧入電流控制，然而並未詳細討論如何達成。

故提供一改善的技術，用以當使用電源控制電路來控制電壓源與一聯結電路的連接時限制湧入電流，其對製程變異較不敏感，且相較於使用類比電路(例如電荷泵)的解決方案，能以較低成本來實現。

從一第一態樣觀之，本發明提供一電源控制電路，用以當一聯結電路即將進入主動操作狀態時，控制一電壓源至此聯結電路的連接，該聯結電路具有複數個電路部分，每個電路部分具有至少一電壓線，用以連接至該電壓源，該電源控制電路至少包含一串列之電源開關電路，每個電源開關電路係聯結於該些電路部分之一，且被提供一致能訊號，每個電源開關電路回應其致能訊號而被設定為將該電壓源連接至該聯結電路部分之該至少一電壓線；以及至少一致能合格電路，每個致能合格電路係聯結於該些電源開關電路之一，並產生一輸出訊號，該輸出訊號係用以決定提供給該串列中之一較後電源開關電路之致能訊號，當提供給該聯結電源開關電路之該致能訊號被設定，且當聯結於該電源開關電路之該電路部分之該至少一電壓線達到一預定電壓位準時，每個致能合格電路設定其輸出訊號。

依據本發明，一串列的電源開關電路係被提供於電源控制電路中，每個電源開關電路係聯結於該電路之一電路部分，此電路的電源損耗係被控制。當提供給電源開關電路之致能訊號被設定時，此會使得電源開關電路將電壓源連接至聯結電壓部分，藉以將電路部分的一或更多電壓線上的電壓，拉到電壓源的電壓位準。

依據本發明，提供至少一致能合格電路，每個致能合格電路係聯結於該些電源開關電路之一。當聯結的電源開關電路的致能訊號被設定，且當聯結電路部分所對應的電壓線上的電壓達到一預定電壓位準時，則致能合格電路會設定其輸出訊號，此輸出訊號即用以決定提供給串列中較後電源開關電路的致能訊號。

藉此方法，各個電源開關電路的導通可被錯開，以限制峰值電流，並據以降低若所有電源開關電路同時導通，可能出現的湧入電流。由於當聯結的電源開關電路被致能，且當電源開關電路所達成的充電功能讓相關的電壓線上的電壓位準達到一預定電壓位準時，致能合格電路僅設定其輸出訊號，故此會使得一旦聯結於一較先電源開關電路的電路部分達到預定電壓位準時，僅有提供給串列中的較後電源開關電路的致能訊號被設定(一較先電源開關電路亦即，該致能合格電路所聯結的電源開關電路)。藉此方式控制致能訊號的設定，則可以獨立於電源控制電路中的組件的製程變異的方式，達成錯開致能訊號的設定。更進一步地，致能合格電路可由簡單的數位組件來提供，藉此，相較於尋求降低湧入電流的複雜類比解決方案，顯著地降低面積與成本。

在此所稱的訊號設定，需被瞭解的是，「設定」狀態係以邏輯0位準或邏輯1位準來標示，取決於實施例。

考慮在不同電源開關電路中，以其他方式來錯開致能訊號的設定，可為在每個電源開關致能訊號之間插入一或更多組件，例如反相器，來引入所需的延遲。然而，由於現代科技的閘極延遲係非常小，可能會需要大量的CMOS閘(例如反相器的CMOS閘)，每個閘會對製程技術越來越敏感。由於在本發明中，致能訊號的交錯係以獨立於製程變異的方式來達成，故本發明相對於此方法具有十分明顯的優勢。

電源開關電路具有各種不同形式。然而，在一實施例中，每個電源開關電路至少包含至少一開關元件，連接於電壓源與聯結電路部分之至少一電壓線之間。在一特定實施例中，每個電源開關電路至少包含複數個開關元件，其並聯地連接於電壓源與聯結電路部分的至少一電壓線之間。

開關元件可以有不同形式。在一實施例中，每個開關電路至少包含一電晶體，其配置成於其閘極處接收致能訊號。一般地，在尋求將一或更多電壓線上的電壓位準拉高至較高電位(例如操作供應電源)的電源控制電路中，每個開關元件至少包含一PMOS電晶體，而在尋求將一或更多電壓線上的電壓位準拉低至一較低電位(例如接地電位)的電源控制電路之範例中，每個開關元件一般上至少包含一NMOS電晶體。

在另一實施例中，每個開關元件包括一傳輸閘。一傳輸閘係均等地可以將一電壓線的電壓拉高至一電壓位準，例如V_DD ，或將一電壓線的電壓拉低至一電壓位準，例如接地電位。

此致能合格電路可以各種方式進行配置。在一實施例中，每個致能合格電路至少包含一輸出訊號產生組件，用以依據一第一輸入端與一第二輸入端產生該輸出訊號，其中，該第一輸入端係指示提供給聯結的電源開關電路之致能訊號，該第二輸入端係指示聯結於該電源開關電路之該電路部分之該至少一電壓線之電壓位準。對於每個致能合格電路，該預定電壓位準可配置成取決於該輸出訊號產生組件之操作特徵，其中，當出現一設定之致能訊號達到該預定電壓位準時，會使得輸出訊號產生組件設定其輸出訊號。舉例來說，典型的情況為，當提供給聯結電源開關電路的致能訊號被設定時，應用於輸出訊號產生組件的第一輸入端的值會相對快速地達到一個值，此值使得輸出訊號產生模組可依據第二輸入端之值來設定其輸出訊號。然而，在電源開關電路被致能以後，第二輸入端的值一般會漸進地改變，其反映了發生於至少一電壓線的電壓位準之漸進的改變。輸出訊號產生組件的操作特徵可被用來控制一點，於此點第二輸入端的值被視為從一數位位準轉移至另一數位位準，藉此讓輸出訊號被設定。

因此，將瞭解到，在一實施例中，輸出訊號產生組件的操作特徵可以在製造之前(於製造時會考慮要在輸出訊號被設定之前所要達到的目標電壓位準)即被選定。此外，在一實施例中，每個致能合格電路可以進一步包括聯結於第二輸入端的延遲電路，來調整預定電壓位準。將可瞭解到，若引入一延遲，在相關電壓線上的值發生改變時，會經過一時間延遲，然後此改變才被反映至輸出訊號產生組件的第二輸入端，且此會被用來調整電壓線上需到達的電壓位準，到達該電壓位準後即設定輸出訊號。

除了輸出訊號產生組件以外，致能合格電路依據不同實施例可包括一或更多組件。舉例來說，在一實施例中，每個致能合格電路更進一步包括反相器邏輯，用以在供應到輸出訊號產生組件的第一輸入端或第二輸入端之前，分別對至少一致能訊號與電壓位準訊號進行反相。藉由適當使用反相器，可以簡化輸出訊號產生組件所需的邏輯。

在一實施例中，每個致能合格電路更進一步包括位準偵測邏輯，用以監控該至少一電壓線的電壓位準，並用以產生一指示，指示要被提供至輸出訊號產生模組之第二輸入端的電壓位準。藉此方法，可以更精確地偵測出在電壓線上的電壓位準達到預定電壓位準。在一特定實施例中，位準偵測邏輯係為可調的，以變化預定電壓位準，其中，當出現在一設定之致能訊號達到該預定電壓位準時，會使得輸出訊號產生組件設定其輸出訊號。取決於所選擇使用的位準偵測邏輯，此調整係可在製造之後進行。舉例來說，若位準偵測邏輯為比較器形式，則輸入至比較器的參考電壓可以在製造之後進行調整，以改變預定電壓位準，當達到此位準時，致能合格電路的輸出訊號的設定係被觸發。

電壓源係有多種形式。在一實施例中，電壓源為一操作供應電壓，每個電源開關電路當被致能時可將聯結電路部分的至少一電壓線上的電壓朝此操作供應電壓位準拉高，而當聯結電路部分的至少一電壓線上的電壓達到或超過操作供應電壓的預定比例時，每個致能合格電路即設定其輸出訊號。

在一特定實施例中，每個致能合格電路至少包含NAND邏輯，其具有一第一輸入端與一第二輸入端，當該致能訊號被提供給該聯結電源開關電路時，該第一輸入端達到邏輯1值，當該聯結電路部分之該至少一電壓線達到或超過該操作供應電壓之一預定比例時，該第二輸入端達到邏輯1位準，藉以使得當該第一與該第二輸入端皆達到邏輯1值時，該輸出訊號被設定為邏輯0位準。

在另一實施例中，電壓源為一接地電壓，每個電源開關電路當被致能時可將聯結電路部分的至少一電壓線上的電壓朝接地電壓位準拉低，而當聯結電路部分的至少一電壓線上的電壓達到或低於操作供應電壓的預定比例時，每個致能合格電路即設定其輸出訊號。

在一特定實施例中，每個致能合格電路至少包含一NOR邏輯，其具有一第一輸入端與一第二輸入端，當該致能訊號被提供給該聯結電源開關電路時，該第一輸入端達到邏輯0值，當該聯結電路部分之該至少一電壓線達到或低於該預定電壓時，該第二輸入端達到邏輯0位準，藉以使得當該第一與該第二輸入端皆達到邏輯0值時，該輸出訊號即被設定為邏輯1位準。

電源開關電路所聯結的電路可能會由一或更多其他操作狀態進入主動操作狀態。舉例來說，電源控制電路可用來將聯結電路從斷電模式轉換成主動操作狀態，或另外地將聯結電路從待機操作狀態轉換成主動操作狀態。其中，在待機狀態中，電源控制電路將聯結電路隔離於電壓源，但該聯結電路保留某些內部狀態，使其相較於被徹底斷電，得以更快地回到主動操作狀態。

聯結電路可以有各種形式，但在一實施例係為一記憶體裝置。然而，本發明實施例之技術可以應用在各種不同的邏輯方塊，例如各種多門檻電壓CMOS (MTCMOS)電路。

從第二態樣觀之，本發明提供一種方法，用以當一電路即將進入主動操作狀態時，控制一電壓源至該電路之連接，該電路具有複數個電路部分，每一該電路部分具有至少一電壓線，用以連接至該電壓源，該方法係至少包含以下步驟：(a)提供一串列之電源開關電路，每一該電源開關電路係聯結於該些電路部分之一；(b)產生數個致能訊號給每一該電源開關電路，每一該電源開關電路回應其致能訊號而被設定為將該電壓源連接至該聯結電路部分之該至少一電壓線；以及(c)於步驟(b)期間，使用至少一致能合格電路，每一該致能合格電路係連結於該些電源開關電路之一，並產生一輸出訊號，用以決定提供給該串列中之一較後電源開關電路之致能訊號，當提供給該聯結電源開關電路之該致能訊號被設定，且當聯結於該電源開關電路之該電路部分之該至少一電壓線達到一預定電壓位準時，每一該致能合格電路即設定其輸出訊號。

從一第三態樣觀之，本發明提供一電源控制邏輯，用以當一聯結電路即將進入一主動操作狀態時，控制一電壓源至該聯結電路之連接，該聯結電路具有複數個電路部分構件，每一該電路部分構件具有至少一電壓線構件，用以連接至該電壓源，該電源控制構件至少包含：一串列之電源切換構件，每一該電源切換構件係聯結於該些電路部分構件之一，且提供一致能訊號給每一該電源切換構件，每一該電源切換構件回應其致能訊號而被設定為將該電壓源連接至該聯結電路部分構件之該至少一電壓線構件；以及至少一致能合格構件，每一該致能合格構件係聯結於該些電源切換構件之一，並產生一輸出訊號，該輸出訊號用以決定提供給該串列中之一較後電源切換構件之致能訊號，當提供給該聯結電源切換構件之致能訊號被設定，且聯結於該電源切換構件之該電路部分構件之該至少一電壓線構件達到一預定電壓位準時，每一該致能合格構件即設定其輸出訊號。

第2圖係為一圖示，繪示依據本發明實施例之電源控制電路。依據此實施例，電源控制電路至少包含一串列之開關電路120、130與140，致能合格電路125與135係置於其間。電源控制電路係用於將控制電壓(在此情況為一操作供應電壓V_DD )連接至包含複數個電路部分105、110與115之一聯結電路100。一電源控制電路之開關電路係聯結於每個電路部分，而每個電路部分具有一或更多電壓線107、112、117。當聯結的開關電路被導通，上述電壓線會被拉高至操作供應電壓V_DD 。致能訊號e₁ 係由系統電源控制邏輯(未示出)所發出，而其值係取決於電路100係被置於主動操作狀態或待機操作狀態。

每個致能合格電路125、135係分別聯結於開關電路120、130及其聯結電路部分105與110。茲考慮致能合格電路125，其接收一指示，指示被提供給聯結開關電路120的致能訊號e₁ ；並接收另一指示，指示聯結電路部分105之一或更多電壓線107上的電壓。基於此二輸入，致能合格電路125輸出一訊號，作為此串列的開關電路中下個開關電路130的致能訊號。致能合格電路125係配置成使得在此致能訊號e₁ 被設定來導通開關電路120的情況下，當該一或更多電壓線107上的電壓位準達到一預定電壓位準時，此致能合格電路會僅設定其輸出訊號。因此，提供給開關電路130的致能訊號e₂ 的設定係與提供給開關電路120的致能訊號錯開相隔一段時間，此段時間係取決於該一或更多電壓線被拉高至所需的預定電壓位準所花的時間。

開關電路130與其聯結的致能合格電路135係以與稍早所提的開關電路120與其聯結的致能合格電路135相同的方式來操作，且因此提供給第三個開關電路(未示出)的致能訊號e₃ 的設定亦與提供給開關電路130的第二個致能訊號e₂ 的設定在時間上錯開。

可以依據考慮到電路100應包含的電路部分的數量，新增一或更多的開關電路與致能合格電路至此電源控制電路。在第2圖中，此電路係包含n個電路部分。在此例中，提供給最末開關電路140的致能訊號e_n 係會由對應第n-1個開關電路(未示出)的致能合格電路產生，而不需要提供對應的致能合格電路給最末開關電路140。

如將於後所說明的，相關的電壓線107、112上的預定電壓位準的選擇係可讓聯結的致能合格電路125、135在其另一輸入端具有設定的致能訊號的情況下，即設定其輸出。此選擇係可用數種方式來控制。在一實施例中，每個致能合格電路包括一輸出訊號產生組件，例如依據第2圖所示之兩個輸入來接收訊號的非及閘或非或閘，並依據此二輸入端的值來產生致能合格電路的輸出訊號。此輸出訊號產生組件的操作特徵可以在製造前被選擇，以決定預定電壓位準，達到此預定電壓位準時，電壓位準致能合格電路的輸出即被設定。此外，延遲電路可用來讓此輸出訊號產生組件的第二個輸入落後於發生在相關電壓線上的實際變化，以達成改變預定電壓位準之功效。在另一實施例中，位準偵測邏輯可被提供於致能合格電路中，以監控相關電壓線上的電壓位準，並產生一指示，指示提供給輸出訊號產生組件的電壓位準，使得輸入訊號產生組件的操作特徵對於預定電壓位準的影響明顯較小，反之，位準偵測邏輯本身係用來調整預定電壓位準，當達到此預定電壓位準時，致能合格電路之輸出係被觸發。

第3圖繪示依據一特定實施例之第2圖之電源控制電路。在一實施例中，每個開關電路120、130、140係分別由PMOS電晶體200、215、230形成。類似地，每個致能合格電路125、135係分別由非及閘210、225所建立，且閘210、225分別聯結於反相器205、220，其中反相器205、220分別被提供致能訊號作為輸入。在此實施例中，會被瞭解的是，致能訊號需為邏輯0位準，以導通PMOS電晶體200、215與230。一非及閘僅會於其兩個輸入均被設為邏輯1位準時輸出邏輯0位準。故當第一致能訊號e₁ 被設為邏輯0位準，反相器會將非及閘210的第一個輸入端設成邏輯1位準，但第二個輸入端初始係位於邏輯0位準。當第一電晶體200將第一電路部分105中的相關電壓線朝向V_DD 充電時，會存在一點，第二輸入端於該點亦被視為在邏輯1位準，在此點，第二致能訊號e₂ 會被設為邏輯0位準，藉以將聯結於第二電路部分110之PMOS電晶體215導通。反相器220與非及閘225即以相同於先前所提的反相器205與非及閘210的方式來操作，讓第三致能訊號e₃ 係於之後的時間點被設定。

第4圖繪示依據本發明之第二特定實施例之電源控制電路，在此例中，電源控制電路係用來控制將一接地電位連接至每個電路部分105、110與115。由於需要將每個電路部分105、110與115內的相關電源線拉低至接地電位，而非將其拉高至操作供應電壓V_DD ，因此NMOS電晶體250、265、280會被使用，替代第3圖的實施例中的PMOS電晶體200、215、230。因此，在此例中，當致能訊號被輸入邏輯1位準時，致能訊號即被設定，而致能合格電路中的相關反相器255、270會於他們所監控的致能訊號被設定時，輸出邏輯0位準。

因此，在此例中，可瞭解到當由聯結開關電路所接收的致能訊號被設定時，每個致能合格電路需要輸出一邏輯1位準的訊號，而聯結電路部分的相關電壓線上的電壓位準係被拉低至可被視為等於邏輯0位準之一預定電壓位準。因此，在本例中，非或閘260、275係被提供於每個致能合格電路，僅當兩個輸入均被設定為邏輯0位準時，上述非或閘才會輸出邏輯1位準。因此，會發現當第一致能訊號e₁ 被設定為邏輯1位準，且當電路部分105中的相關電壓線的電壓位準係於非或閘260的另一個輸入端被拉低至等同邏輯0位準之一預定電壓時，則致能訊號e₂ 僅被設定為邏輯1位準。反相器270與非或閘275的組合係以相同方式操作，來將致能訊號e₃ 的產生與致能訊號e₂ 的設定錯開。

在第3圖與第4圖中，各種開關電路係被考慮包含一單一電晶體，在另一實施例中，開關電路可以是不同形式的。舉例來說，第5圖繪示一第三實施例，類似之前參考第3圖所述的實施例，但是在此例中，第3圖中的每個單一電晶體200、215、230，係被並聯的三組電晶體300、305、310、325、330、335、與350、355、360分別所取代。反相器315、340與非及閘320、345係以相同於第3圖的反相器205、220與非及閘210、225的方式來操作。假設用於第5圖的實施例的PMOS電晶體具有與用於第3圖的實施例中的類似的能力，藉由使用並聯的多個電晶體，開關電路可配置成將聯結電路部分中的內部電壓線更快地朝向操作供應電壓V_DD 拉高。在由於閘阻抗增加所造成的電晶體寬度限制，而造成使用單一等效較大的電晶體是不切實際的情況下，使用並聯的電晶體是有益的。

第6A至6D圖繪示與第3圖的第一實施例不同配置的各種替代形式的開關電路與可使用的聯結的致能合格電路。因此，考慮第6A圖，PMOS電晶體400、反相器405與非及閘410係以相同於第3圖的元件200、205、210或215、220、225的方式來操作。然而，在此例中，延遲電路420係被提供來配合非及閘410之第二輸入端，以增加預定電壓位準，此預定電壓位準必須在非及閘410的輸出被設定前即達到。在此特定範例中，延遲電路係為一連串反相器的形式，但是可瞭解到，除了使用反相器來達到將非及閘的第二輸入端延遲，亦可使用替代的電路來達成相同效果。

第6B圖繪示另一實施例，其中反相器係被提供聯結於第二個輸入端，而非如第3圖所示之第一個輸入端。因此，在第二個輸入端的反相器455與或閘450可以代替第3圖的反相器215與非及閘210或反相器220與非及閘225。當此或閘450的兩個輸入端均為邏輯0位準時，此或閘450會僅輸出邏輯0位準訊號。當致能訊號e_i 一被設定，OR閘的第一個輸入端即被設定為邏輯0位準，而一旦電路部分i中的相關電壓線上的電壓被拉高至一預定電壓位準，第二個輸入端只達到邏輯0位準。該預定電壓位準將由一點所指定，在此點，反相器455即將OR閘的輸入端視為邏輯1位準。

第6C圖繪示另一實施例，其中，比較器460係被包括於致能合格電路之中。因此，在此實施例中，PMOS電晶體400、反相器405與非及閘410係以相同於第3圖中的元件200、205、210或215、220、225的方式來操作，但非及閘410的第二輸入端係由比較器460的輸出端來決定。比較器460的一個輸入端係被提供一參考電壓，將此參考電壓與電路部分i的相關電壓線上的電壓進行比較。當電壓線上的電壓位準達到參考電壓，則比較器460的輸出端係被設為邏輯1位準，以讓非及閘410的輸出端轉換至邏輯0位準，以對應地設定致能訊號e_j 。比較器460於是可操作作為位準偵測邏輯，而可以更精準地偵測出觸發致能訊號e_j 設定所需的電壓位準。更進一步地，藉由調整參考電壓，其作為比較器460的一個輸入，可以在製造之後調整比較器460，使得讓致能訊號e_j 被設定之預定電壓位準可以在製造之後被調整。

第6A至6C圖繪示數個方式，其中，致能合格電路可以被調整，且可瞭解到它們不提供詳盡說明，說明可對致能合格電路所做之改變。致能合格電路係可以適當方式來建立，用來依據聯結電路部分的相關電壓線上所達到的電壓位準，錯開致能訊號的設定。

第6D圖繪示另一實施例中的開關電路，可用來取代第3圖中的PMOS電晶體200、215、230。在此實施例中，反相器405與非及閘410係以相同於第3圖之元件205、210或220、225之方式來操作，但每個PMOS電晶體200、215係被一傳輸閘500所取代。傳輸閘500係由以背靠背方式安排之一PMOS電晶體505與NMOS電晶體510所組成，NMOS電晶體510的輸入端係透過反相器515的作用，與PMOS電晶體505的輸入端反相。因此，可瞭解到當致能訊號e_i 被設定為邏輯0位準時，NMOS電晶體510與PMOS電晶體505係均被導通，並開始將電路部分i的相關電壓線上的電壓朝操作供應電壓V_DD 拉高。可瞭解到，類似的傳輸閘亦可用來替代第4圖的NMOS電晶體250、265、280，在此情況下，反相器515被提供於PMOS電晶體的輸入端，而致能訊號係直接提供至NMOS電晶體的閘極，使得當致能訊號e_i 被設定(在此例中為邏輯1位準)時，兩電晶體係均被導通。傳輸閘的優點係為傳輸閘可以平均地將電壓拉高向一高電壓，例如電源供應電壓，或將電壓拉低向一低電壓，例如接地電壓。

如先前所述，輸出訊號產生組件(例如第3圖的非及閘 210、225或第4圖的或閘260、275)的操作特徵可用來影響預定電壓位準，在串列中的下一個致能訊號會在此電壓位準被設定。為說明此操作特徵可以達成上述目的的原因，第7圖係為一圖示，說明一種可建立非及閘的方式。假設第7圖中非及閘為如第3圖所示之非及閘210、225。如所示地，此非及閘包括並聯的兩個PMOS電晶體550、555，與兩個NMOS電晶體560、565串聯連接。PMOS電晶體550與NMOS電晶體560係以透過致能合格電路的反相器得到的反相致能訊號來驅動(例如第3圖的元件205、220)。類似地，PMOS電晶體555與NMOS電晶體565係由電路部分i中相關的電路線上的電壓位準來驅動(在第7圖中以VVDD_i 來表示)。若所有四個電晶體的權重相同，則當VVDD_i 電壓位準近似為V_DD /2時，輸出致能訊號e_j 會轉換狀態。然而，若PMOS電晶體550、555的能力增加，會讓輸出端e_j 轉換到邏輯0位準發生得較慢。在功效上，非及閘需要較多的時間來在第二輸入端偵測出邏輯1位準，而因此第二輸入端需要在非及閘的輸出端轉換至邏輯0位準之前，轉換至較接近V_DD 的電壓，藉以增加切換發生時的預定電壓位準。

第8圖係為參考第3圖之先前所述之實施例之一特定範例，在此情況下電路100係為記憶體裝置之形式。因此，元件600、605、610、630、635、640係對應第3圖的元件200、205、210、215、220、225。在此記憶體裝置中，可建立不同區段620、650，每個部分包括複數個行與列的記憶單元，從一共同內部電壓線提供一供應電壓V_DD 給該些記憶單元。因此，在區段620中的記憶單元從內部電壓線625得到供應電壓V_DD ，而在區段650中的記憶單元由內部電壓線655得到供應電壓V_DD 。

在第8圖的實施例中，每個區段係被當作分離的電路部分，可瞭解到在一些實施例中，可以考慮具有更多的區段，包含具有上述多個區段之數條電壓線之一單一電路部分，此些電壓線係透過相同的開關電路進行充電。如此，舉例來說，若由於此記憶體裝置具有四條分離的電壓線，而被視為包括四個區段，並不表示需要提供四個開關電路，且在另一實施例中，提供兩個開關電路，其由致能合格電路離開，每個開關電路對兩條電壓線進行充電。

第9圖係為一圖式，繪示一模擬結果，其模擬透過使用本發明實施例將致能訊號之導通錯開，進而控制湧入電流的結果。在此例中，提供六個致能合格訊號，用以由供應至第一個開關電路的原始供應致能訊號，產生六個被錯開設定的致能訊號。相較於若所有致能合格電路同時被致能時所被預期的峰值電流，此例中之峰值電流係被顯著地降低，而因此湧入電流即被顯著地降低。在第9圖中之電流圖的左邊的初始電流尖峰係相關於此被監控的電路中的不同電源區域，其中未使用本發明實施例之延遲導通方法，故無關於此電流討論。

由上述數個本發明實施例，會瞭解此些實施例係提供一簡單且有效的機制，以獨立於製程變異的方式，且避免使用更複雜的類比電路，例如先前技術所提供的電荷泵，來降低湧入電流。

雖然本發明之特定實施例係已說明於此，然而本發明係顯然地不限於此，且在本發明範圍中，可以進行更動與新增。例如，在不脫離本發明的範圍之前提下，以下申請專利範圍的附屬項的各種特徵的組合，係可以結合申請專利範圍的獨立項的特徵。

10、20、30、200、215、230、300、305、310、325、330、335、350、355、360、400、505、550、555、600、630‧‧‧PMOS電晶體

15、25、35‧‧‧閘極輸入端

40‧‧‧電路

50、107、112、117、625、655‧‧‧電壓線

100‧‧‧電路

105、110、115‧‧‧電路部分

120、130、140‧‧‧開關電路

125、135‧‧‧致能合格電路

205、220、255、270、315、340、405、455、515、605、635‧‧‧相反器

210、225、320、345、410、610、640‧‧‧非及閘

250、265、280、510、560、565‧‧‧NMOS電晶體

260、275‧‧‧非或閘

420‧‧‧延遲電路

450‧‧‧或閘

460‧‧‧比較器

500‧‧‧傳輸閘

620、650‧‧‧區段

本發明將被進一步地描述，僅以提出範例的方式，參考如所附圖式所繪示的實施例。在所附圖式中：第1圖係為繪示一已知電源控制電路之一圖式；第2圖係為繪示依據本發明之實施例之電源控制電路之方塊圖；第3圖係為繪示依據本發明之第一實施例之電源控制電路之一圖式；第4圖係為繪示依據本發明之第二實施例之電源控制電路之一圖式；第5圖係為繪示依據本發明之第三實施例之電源控制電路之一圖式；第6A至6D係繪示依據本發明之其他替代實施例之開關電路與聯結致能合格電路之替代結構；第7圖係為繪示可被用於本發明之實施例之致能合格電路中之非及閘之範例結構之一圖式；第8圖係繪示使用聯結於記憶體裝置之本發明之第一實施例之電源控制電路；以及第9圖係為一圖表，說明當應用本發明實施例之電源控制電路，透過將各個電源開關電路的導通錯開，可以達到降低峰值電流。

100‧‧‧電路

105、110、115‧‧‧電路部分

107、112、117‧‧‧電壓線

120、130、140‧‧‧開關電路

125、135‧‧‧致能合格電路

Claims

一種電源控制電路，用以當一聯結電路即將進入一主動操作狀態時，控制一電壓源至該聯結電路之連接，該聯結電路具有複數個電路部分，每一該電路部分具有至少一電壓線，用以連接至該電壓源，該電源控制電路至少包含：一串列之電源開關電路，每一該電源開關電路係聯結於該些電路部分之一，且提供一致能訊號給每一該電源開關電路，每一該電源開關電路回應其致能訊號，而被設定為將該電壓源連接至該聯結電路部分之該至少一電壓線；以及至少一致能合格電路，每一該致能合格電路係聯結於該些電源開關電路之一，並產生一輸出訊號，該輸出訊號用以決定提供給該串列中之一較後電源開關電路之致能訊號，在當提供給該聯結電源開關電路之該致能訊號係被設定，且當聯結於該電源開關電路之該電路部分之該至少一電壓線達到一預定電壓位準時，每一該致能合格電路即設定其輸出訊號。
如申請專利範圍第1項所述之電源控制電路，其中每一該電源開關電路至少包含至少一開關元件，其連接於該電壓源與該聯結電路部分之該至少一電壓線之間。
如申請專利範圍第2項所述之電源控制電路，其中每一該電源開關電路至少包含複數個開關元件，其並聯地連接於該電壓源與該聯結電路部分之該至少一電壓線之間。
如申請專利範圍第2項所述之電源控制電路，其中每一該開關元件至少包含一電晶體，其係配置成於其閘極處接收該致能訊號。
如申請專利範圍第2項所述之電源控制電路，其中每一該開關元件至少包含一傳輸閘。
如申請專利範圍第1項所述之電源控制電路，其中：每一該致能合格電路至少包含一輸出訊號產生組件，用以依據一第一輸入端與一第二輸入端產生該輸出訊號，其中該第一輸入端係指示提供給該聯結電源開關電路之致能訊號，該第二輸入端係指示聯結於該電源開關電路之該電路部分之該至少一電壓線之電壓位準；對於每一該致能合格電路，該預定電壓位準係取決於該輸出訊號產生組件之操作特徵，其中當出現一設定之致能訊號達到該預定電壓位準時，該預定電壓位準使該輸出訊號產生組件設定其輸出訊號。
如申請專利範圍第6項所述之電源控制電路，其中每一該致能合格電路包括一延遲電路，其聯結於該第二輸入端以調整該預定電壓位準。
如申請專利範圍第6項所述之電源控制電路，其中每一該致能合格電路更進一步至少包含反相邏輯，用以反相該致能訊號與該電壓位準訊號二者中至少一者，然後才將其分別提供給該輸出訊號產生組件之該第一與第二輸入端。
如申請專利範圍第1項所述之電源控制電路，其中每一該致能合格電路至少包含：一輸出訊號產生組件，用以依據一第一輸入端與一第二輸入端產生一輸出訊號，其中該第一輸入端係指示提供給聯結的電源開關電路之致能訊號，該第二輸入端係指示聯結於該電源開關電路之該電路部分之該至少一電壓線之電壓位準；以及位準偵測邏輯，用以監控該至少一電壓線之電壓位準，且用以產生一指示，用以指示被提供於該輸出訊號產生組件之該第二輸入端之電壓位準。
如申請專利範圍第9項所述之電源控制電路，其中該位準偵測邏輯係可調整以改變該預定電壓位準，其中當出現一設定之致能訊號達到該預定電壓位準時，該預定電壓位準使該輸出訊號產生組件設定其輸出訊號。
如申請專利範圍第1項所述之電源控制電路，其中該電壓源係為一操作供應電壓，當每一該電源開關電路被致能時，每一該電源開關電路使該聯結電路部分之該至少一電壓線之電壓朝該操作供應電壓方向拉升，而當該聯結電路部分之該至少一電壓線之電壓達到或超過該操作供應電壓之一預定比例時，每一該致能合格電路即設定其輸出訊號。
如申請專利範圍第11項所述之電源控制電路，其中每一該致能合格電路至少包含一NAND邏輯，其具有一第一輸入端與一第二輸入端，當該致能訊號被提供給該聯結電源開關電路時，該第一輸入端達到邏輯1值，當該聯結電路部分之該至少一電壓線達到或超過該操作供應電壓之一預定比例時，該第二輸入端達到邏輯1位準，藉此當該第一與該第二輸入端皆達到邏輯1值時，該輸出訊號被設定為邏輯0位準。
如申請專利範圍第1項所述之電源控制電路，其中該電壓源係一接地電壓，當每一該電源開關電路被致能時，每一該電源開關電路使該聯結電路部分之該至少一電壓線之電壓朝該接地電壓方向下降，而當該聯結電路部分之該至少一電壓線之電壓達到或低於該接地電壓之一預定比例時，每一該致能合格電路即設定其輸出訊號。
如申請專利範圍第13項所述之電源控制電路，其中每一該致能合格電路至少包含一NOR邏輯，其具有一第一輸入端與一第二輸入端，當該致能訊號被提供給該聯結電源開關電路時，該第一輸入端達到邏輯0值，當該聯結電路部分之該至少一電壓線達到或低於該預定電壓時，該第二輸入端達到邏輯0位準，藉此當該第一與該第二輸入端皆達到邏輯0值時，該輸出訊號被設定為邏輯1位準。
如申請專利範圍第1項所述之電源控制電路，其中該聯結電路具有一待機操作模式，於該待機模式中，該電源控制電路將該聯結電路隔離於該電壓源。
如申請專利範圍第1項所述之電源控制電路，其中該聯結電路係一記憶體裝置。
一種用以當一電路進入主動操作狀態時，控制將一電壓源至該電路之連接之方法，該電路具有複數個電路部分，每一該電路部分具有至少一電壓線，用以連接至該電壓源，該方法至少包含以下步驟：(a)提供一串列之電源開關電路，每一該電源開關電路係聯結於該些電路部分之一；(b)產生多數致能訊號給每一該電源開關電路，每一該電源開關電路回應其致能訊號而被設定為將該電壓源連接至該聯結電路部分之該至少一電壓線；以及(c)於該產生步驟(b)期間，使用至少一致能合格電路，每一該致能合格電路係聯結該些電源開關電路之一，並產生一輸出訊號，用以決定提供給該串列中之一較後電源開關電路之致能訊號，當提供給該聯結電源開關電路之該致能訊號被設定，且當聯結於該電源開關電路之該電路部分之該至少一電壓線達到一預定電壓位準時，每一該致能合格電路即設定其輸出訊號。
一種電源控制邏輯，用以當一聯結電路進入一主動操作狀態時，控制一電壓源至該聯結電路之連接，該聯結電路具有複數個電路部分，每一該電路部分具有至少一電壓線構件，用以連接至該電壓源，該電源控制邏輯至少包含：一串列之電源切換構件，每一該電源切換構件係聯結於該些電路部分之一，且提供一致能訊號給每一該電源切換構件，每一該電源切換構件回應其致能訊號而被設定為將該電壓源連接至該聯結電路部分之該至少一電壓線構件；以及至少一致能合格構件，每一該致能合格構件係聯結於該些電源切換構件之一，並產生一輸出訊號，該輸出訊號用以決定提供給該串列中之一較後電源切換構件之致能訊號，當提供給該聯結電源切換構件之該致能訊號被設定，且當聯結於該電源切換構件之該電路部分之該至少一電壓線構件達到一預定電壓位準時，每一該致能合格構件即設定其輸出訊號。