TWI427922B - 半電源緩衝放大器 - Google Patents

Description

半電源緩衝放大器

  本發明係關於緩衝放大器，特別是關於液晶顯示器之半電源(half-power)緩衝放大器。

  液晶顯示器(liquid crystal display，LCD)通常含有排列成矩陣形式的像素。每個像素包含薄膜電晶體(thin film transistor，TFT)與像素電極，共同形成於一基板(或面板)上。同一列的薄膜電晶體之閘極透過一閘極線耦接在一起，並受控於閘極驅動器(或掃描驅動器)。同一行的薄膜電晶體之源極透過一源極線耦接在一起，並受控於源極驅動器(或資料驅動器)。共電極(common electrode)則形成於另一基板(或面板)上。液晶層密封於像素電極基板與共電極基板之間，且由像素電極與共電極間的電壓差以決定像素的顯示。

  當液晶顯示器的解析度提高後，將會有數以千計的輸出緩衝放大器或緩衝電路設置於源極驅動器內。此將使得液晶顯示器(特別是大尺寸或高解析度的液晶顯示器)需要消耗大量的電源。然而，對於具液晶顯示器的可攜式電子裝置而言，電力是很寶貴的，因為液晶顯示器之電源消耗的快慢，將決定可攜式電子裝置可操作時間的長短。因此，液晶顯示器使用低電源緩衝放大器將是必須的，且已有一些方案被提出以解決前述問題，例如半電源緩衝放大器。

  第一A與第一B圖顯示傳統半電源緩衝放大器10與12。當顯示第一圖框時，如第一A圖所示，第一通道CH1的放大器10產生第一半電源(例如VDD至VDD/2)，其經由開關S1提供作為輸出信號OUT1(如圖式中實線箭號所示)。同時，第二通道CH2的放大器12產生第二半電源(例如VDD/2至接地)，且經由開關S4提供作為輸出信號OUT2(如圖式中實線箭號所示)。

  接著，當顯示第二圖框時，第二通道CH2的放大器12產生第二半電源(例如VDD/2至接地)，其經由開關S3提供作為輸出信號OUT1(如圖式中虛箭號所示)。同時，第一通道CH1的放大器10產生第一半電源(例如VDD至VDD/2)，其經由開關S2提供作為輸出信號OUT2(如圖式中虛箭號所示)。

  如第二圖所示，當顯示第一圖框時，以輸出信號OUT1驅動液晶顯示器的第一列，並以輸出信號OUT2驅動液晶顯示器的第二列。接著，當顯示第二圖框時，以輸出信號OUT2驅動液晶顯示器的第一列，並以輸出信號OUT1驅動液晶顯示器的第二列。換句話說，對應於不同圖框的相同像素(如第二圖虛線所圈出的像素)係由不同的放大器10/12所驅動。因此，不同放大器所造成的偏移信號（offset）將無法完全被消除，進而降低顯示品質。

  鑑於傳統半電源放大器於降低電源消耗時，無法有效消除偏移信號，因此，需要提出一種新穎的電路以改善偏移信號的消除。

  鑑於上述，本發明實施例的目的之一在於提出一種半電源放大器，其在降低電源消耗的同時，能夠有效地消除偏移信號。

  根據本發明實施例，半電源緩衝放大器包含軌對軌差動放大器、緩衝級與開關網路。緩衝級包含第一半緩衝級與第二半緩衝級，其中第一半緩衝級之輸出可控地回授至軌對軌差動放大器，且第二半緩衝級之輸出可控地回授至軌對軌差動放大器。開關網路控制緩衝級之輸出與半電源緩衝級之輸出端間的耦接，使得顯示面板之不同圖框的同一像素可受到相同軌對軌差動放大器的驅動。根據一實施例，一緩衝級相應於相同通道的軌對軌差動放大器。根據另一實施例，一緩衝級相應於（或分享於）相鄰通道之二個軌對軌差動放大器。在一實施例中，軌對軌差動放大器及緩衝級包含複數半電源電晶體，其操作於全範圍電源的一半，其中該全範圍電源從電源至接地。

  第三圖至第七B圖顯示本案申請人前一申請案（申請號99102842，2010年2月1日申請）的實施例。第三圖顯示前申請案實施例之半電源緩衝放大器。雖然本實施例係應用於液晶顯示器的源極驅動器，然而，熟悉此技藝之人士應可明瞭，本實施例（及其他實施例）亦可應用於其他的顯示面板。

  在本實施例中，使用至少一個半電源緩衝放大器(以下簡稱緩衝放大器)於液晶顯示器的源極驅動器。如第三圖所示，第一緩衝放大器3A與第二緩衝放大器3B分別對應於通道CH1與通道CH2。如第四圖所示，第一緩衝放大器3A的輸出信號OUT1係作為源極驅動器的輸出級，以驅動液晶顯示器的第一列，而第二緩衝放大器3B的輸出信號OUT2則作為源極驅動器的另一輸出級，以驅動液晶顯示器的第二列。

  在本實施例中，第一緩衝放大器3A包含軌對軌差動放大器(以下簡稱差動放大器)30A、緩衝級32A與開關網路34A。更明確的說，差動放大器30A含有軌對軌運算放大器(operational amplifier，OP-Amp)。於本說明書中，軌(rail)一詞代表電源供應的最高位準(如VDD)或最低位準(如接地)。因此，軌對軌差動放大器30A的電源為全範圍(full-range)(例如VDD至接地)，且其輸入電壓位準介於所供應電源之全範圍內。於另一實施例，所供應的電源之全範圍可為VDD至VSS。

  緩衝級32A包含第一半緩衝級320A與第二半緩衝級322A。對於第一半緩衝級320A，其一端耦接至電源(例如VDD)，其另一端耦接至半電源加上預設(非零)電壓ΔV(例如VDD/2+ΔV)。第一半緩衝級320A產生輸出信號OUTA，其可控地耦接至差動放大器30A的反相輸入端，而其非反相輸入端則接收輸入信號IN1。在本實施例中，第一半緩衝級320A包含串接的P型電晶體P320A與N型電晶體N320A。其中，P型電晶體P320A的第一源/汲極耦接至電源，P型電晶體P320A的第二源/汲極耦接N型電晶體N320的第一源/汲極，且N型電晶體N320的第二源/汲極耦接至半電源加上ΔV。差動放大器30A可控制P型電晶體P320A與N型電晶體N320A的閘極。

  類似的情形，對於第二半緩衝級322A，其一端耦接至半電源減去預設電壓ΔV(例如VDD/2-ΔV)，其另一端耦接至接地。第二半緩衝級322A產生輸出信號OUTB，其可控地耦接至差動放大器30A的反相輸入端。在本實施例中，第二半緩衝級322A包含串接的P型電晶體P322A與N型電晶體N322A。其中，P型電晶體P322A的第一源/汲極耦接至半電源減去預設電壓ΔV，P型電晶體P322A的第二源/汲極耦接至N型電晶體N322A的第一源/汲極，且N型電晶體N322的第二源/汲極耦接至接地。差動放大器30A可控制P型電晶體P322A與N型電晶體N322A的閘極。

  開關網路34A包含第一開關340A與第二開關342A。第一開關340A控制第一半緩衝級320A的輸出信號OUTA與第一緩衝放大器3A的輸出信號OUT1間的耦接；第二開關342A控制第二半緩衝級322A的輸出信號OUTB與第一緩衝放大器3A的輸出信號OUT1間的耦接。第一開關340A或第二開關342A可，但不限定，以傳輸閘(如第五圖所示)實施。

  類似的情形，第二通道CH2之第二緩衝放大器3B與第一通道CH1之第一緩衝放大器3A具有相同的組成元件與配置，因此使用類似的符號，但是符號IN1由IN2取代、OUTA/B由OUTC/D取代、OUT1由OUT2取代，所有A由B取代。關於上述組成元件與配置之描述，於此將不再贅述。

  第六圖顯示前申請案實施例之第一緩衝放大器3A的詳細電路圖。在本實施例中，軌對軌差動放大器30A包含一對互補差動放大器300A與放大級302A。其中，互補差動放大器300A於非反相輸入端(+)接收輸入信號IN1，並於反相輸入端(-)接收第一/第二半緩衝級320A/322A之輸出信號OUTA/OUTB。放大級302A將輸入信號(例如IN1與OUTA/OUTB)之電壓差放大，用以控制第一與第二半緩衝級320A/322A。根據本實施例的特徵之一，放大級302A包含一對浮動電流源(或位準移位器)，亦即第一浮動電流源3020A與第二浮動電流源3022A，用以分別控制第一半緩衝級320A與第二半緩衝級322A。在本實施例中，第一浮動電流源3020A包含並接的N型電晶體N1與P型電晶體P1，其相應源極/汲極分別耦接至節點M1與N1。節點M1耦接至第一半緩衝級320A之P型電晶體320A的閘極，節點N1則耦接至第一半緩衝級320A之N型電晶體N320A的閘極。一般而言，第一浮動電流源3020A為AB類(AB class)操作之電路。當正電流產生時(亦即，於圖式中往下的電流)，AB類操作電路之P型電晶體關閉而N型電晶體開啟;相反的，當負電流產生時(亦即，於圖式中往上的電流)，其P型電晶體開啟而N型電晶體關閉。

  類似的情形，第二浮動電流源3022A包含並接的N型電晶體N2與P型電晶體P2，相應源極/汲極分別耦接至節點M2與N2。節點M2耦接至第二半緩衝級322A之P型電晶體P322A的閘極，節點N2則耦接至第二半緩衝級322A之N型電晶體N322A的閘極。類似的情形，第二通道CH2之第二緩衝放大器3B與第一通道CH1之第一緩衝放大器3A具有相同的組成元件與配置。因此，關於上述組成元件與配置之描述，於此將不再贅述。

  當操作第一/第二緩衝放大器3A與3B以顯示第一圖框時，請參閱第三圖中第一通道CH 1之第一緩衝放大器3A，閉合第一開關340A且切斷第二開關342A，藉此，沿第二開關342A的路徑被阻塞，因此第一緩衝放大器3A之輸出信號OUT1將透過第一開關340A以驅動液晶顯示器(如第四圖所示)的第一列(如實線箭號所示)。更明確的說，參閱第六圖，互補差動放大器300A之反相輸入端(-)接收第一半緩衝級320A之輸出信號OUTA，(放大級302A之)P型電晶體P3與N型電晶體N3受到適當偏壓，而(放大級302A之)P型電晶體P4的閘極因耦接至電源而關閉，N型電晶體N4之閘極因耦接至接地而關閉。換句話說，當相應開關340A/342A為切斷時，第一/二浮動電流源3020A/3022A關閉，因而藉以關閉相應的緩衝級320A/322A。

  於此同時，請參考第三圖中第二通道CH2之第二緩衝放大器3B，切斷第一開關340B且閉合第二開關342B，藉此，沿第一開關340A的路徑被阻塞，因此第二緩衝放大器3B之輸出信號OUT2將透過第二開關342B以驅動液晶顯示器(如第四圖所示)的第二列(如實線箭號所示)。

  接著，當顯示第二圖框時，請參閱第三圖中第一通道CH 1之第一緩衝放大器3A，切斷第一開關340A且閉合第二開關342A，藉此，沿第一開關340A的路徑被阻塞，因此第一緩衝放大器3A之輸出信號OUT1將透過第二開關342A以驅動液晶顯示器(如第四圖所示)的第一列(如虛線箭號所示)。更明確的說，參閱第六圖，互補差動放大器300A之反相輸入端(-)接收第二半緩衝級322A之輸出信號OUTB，(放大級302A之)P型電晶體P4與N型電晶體N4受到適當偏壓，而(放大級302A之)P型電晶體P3的閘極因耦接至電源而關閉，N型電晶體N3之閘極因耦接至接地而關閉。

  與此同時，請參考第三圖中第二通道CH2之第二緩衝放大器3B，閉合第一開關340B且切斷第二開關342B，藉此，沿第二開關342B的路徑被阻塞，因此第二緩衝放大器3B之輸出信號OUT2將透過第一開關340B以驅動液晶顯示器(如第四圖所示)的第二列(如虛線箭號所示)。

  根據前述的實施例，第一半緩衝級320A/320B提供一半範圍的電源(如由電源至半電源+ΔV)，而第二半緩衝級322A/322B則提供另一半範圍之電源(如由半電源-ΔV至接地)，藉此，可減少大量的電源消耗並降低電路溫度。再者，以相同的差動放大器30A/30B驅動不同圖框的相同像素(例如第四圖所圈出的像素)，因而可消除偏移信號。

  第七A與第七B圖顯示前申請案另一實施例之半電源緩衝放大器。本實施例類似於前一實施例，相異之處在於本實施例的單一緩衝級32可共享於相鄰通道之間。更明確的說，請參考第七A圖，當顯示第一圖框時，第一通道CH 1之差動放大器30A控制第一半緩衝級320，並透過開關網路34A之第一開關340A以提供電源並產生輸出信號OUT1(如實線箭號所示)。於此同時，第二通道CH2之差動放大器30B控制第二半緩衝級322，並透過開關網路34B的第二開關342B以提供電源並產生輸出信號OUT2(如實線箭號所示)。

  請參考第七B圖，當顯示第二圖框時，第二通道CH2之差動放大器30B控制第一半緩衝級320，並透過開關網路34B之第二開關342A以提供電源並產生輸出信號OUT1(如虛線箭號所示)。在此同時，第一通道CH1之差動放大器30A控制第二半緩衝級322，並透過開關網路34B之第一開關340B以提供電源並產生輸出信號OUT2(如虛線箭號所示)。

  如第七A與第七B圖所示之第一緩衝放大器30A或第二緩衝放大器30B可使用第六圖所示之互補差動放大器300A與放大級302A來實施。其中，每個放大級(例如302A)可包含第一浮動電流源(例如3020A)與第二浮動電流源(例如3022A)。於操作時，第一緩衝放大器30A之第一浮動電流源開啟，以控制第一半緩衝級320(如第七A圖所示)，而第二浮動電流源則關閉。與此同時，第二緩衝放大器30B之第二浮動電流源開啟，以控制第二半緩衝級322(如第七A圖所示)，而第一浮動電流源則關閉。

  接著，第一緩衝放大器30A之第二浮動電流源開啟，以控制第二半緩衝級322(如第七B圖所示)，而第一浮動電流源則關閉。與此同時，第二緩衝放大器30B之第一浮動電流源開啟，以控制第一半緩衝級320(如第七B圖所示)，而第二浮動電流源則關閉。

  根據本實施例，不但可維持前一實施例之優點(例如減少電源消耗、降低溫度與消除偏移信號)，而且由於相鄰通道間緩衝級的分享，更可減少晶片的尺寸。

  第八A圖至第八B圖顯示本發明實施例第一通道CH1之差動放大器30A、第二通道CH2之差動放大器30B及緩衝級32的詳細電路。其中，第八A圖相應於圖框N，而第八B圖相應於下一圖框N+1。於圖式中，”VDDA”代表電源，”VDDAH”代表半電源加預設電壓（ΔV），”VDDAL”代表半電源減預設電壓（ΔV），且”VSSA”代表接地。省略的電路細節可參閱第六圖。第八A圖至第八B圖所示電路係使用第七A圖至第七B圖之架構，然而，也可以使用其他半電源緩衝放大器的架構，如第三圖所示。

  在本實施例中，緩衝級32包含第一半緩衝級320及第二半緩衝級322。其中，第一半緩衝級320的一端耦接至電源（例如VDDA），另一端耦接至電源加預設電壓ΔV（例如VDDAH）。在本實施例中，第一半緩衝級320包含串聯的P型電晶體（例如P型金氧半電晶體（PMOS））P320及N型電晶體（例如N型金氧半電晶體（NMOS））N320。詳而言之，P型電晶體P320的第一源/汲極耦接至電源，P型電晶體P320的第二源/汲極耦接至N型電晶體N320的第一源/汲極，而N型電晶體N320的第二源/汲極耦接至半電源加預設電壓ΔV。類似的情形，第二半緩衝級322的一端耦接至電源減預設電壓ΔV（例如VDDAL），另一端耦接至接地（例如VSSA）。在本實施例中，第二半緩衝級322包含串聯的P型電晶體（例如PMOS）P322及N型電晶體（例如NMOS）N322。詳而言之，P型電晶體P322的第一源/汲極耦接至半電源減預設電壓ΔV，P型電晶體P322的第二源/汲極耦接至N型電晶體N322的第一源/汲極，而N型電晶體N322的第二源/汲極耦接至接地。

  第一通道CH1之差動放大器30A至少包含偏壓控制單元（或浮動電流源）3020A，其包含並聯之N型電晶體（例如NMOS）N1A及P型電晶體（例如PMOS）P1A，其源/汲極互相耦接於節點MA及NA。其中，節點MA根據目前所驅動的圖框而耦接至第一半緩衝級320的P型電晶體P320之閘極（第八A圖），或者第二半緩衝級322的P型電晶體P322之閘極（第八B圖）；節點NA根據目前所驅動的圖框而耦接至第一半緩衝級320的N型電晶體N320之閘極（第八A圖），或者第二半緩衝級322的N型電晶體N322之閘極（第八B圖）。類似的情形，第二通道CH2之差動放大器30B至少包含偏壓控制單元3020B，其包含並聯之N型電晶體（例如NMOS）N1B及P型電晶體（例如PMOS）P1B，其源/汲極互相耦接於節點MB及NB。其節點MB及NB根據目前所驅動的圖框而耦接至第一半緩衝級320或第二半緩衝級322。

  根據本實施例的特徵之一，偏壓控制單元3020A/3020B的組成電晶體（例如MOS電晶體）及第一/第二半緩衝級320/322的組成電晶體為半電源電晶體，其操作於電源全範圍（從電源（例如VDDA）至接地（例如VSSA））的一半。詳而言之，偏壓控制單元3020B的P型電晶體的基體端（body terminal、body region或bulk region）電性耦接至半電源減預設電壓ΔV（例如VDDAL），而偏壓控制單元3020A的N型電晶體的基體端電性耦接至半電源加預設電壓ΔV（例如VDDAH）。

  根據本實施例，N型電晶體N1A的基體端耦接至VDDAH，因此節點NA的電壓會保持於VDDAH之上，使得N型電晶體N320可正常操作，而不會有閒置（idle）期間。類似的情形，P型電晶體P1B的基體端耦接至VDDAL，因此節點MB的電壓會保持於VDDAL之下，使得P型電晶體P322可正常操作，而不會有閒置期間。

  以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。

10、12‧‧‧半電源緩衝放大器

3A、3B‧‧‧緩衝放大器

30A、30B‧‧‧軌對軌差動放大器

32、32A、32B‧‧‧緩衝級

320A/B、322A/B‧‧‧半緩衝級

P320A/B、P322A/B‧‧‧P型電晶體

P1-P4‧‧‧P型電晶體

N320A/B、N322A/B‧‧‧N型電晶體

N1-N4‧‧‧N型電晶體

34A、34B‧‧‧開關網路

340A、342A、340B、342B‧‧‧開關

S1-S4‧‧‧開關

3020A、3022A、3020B‧‧‧偏壓控制單元(浮動電流源)

300A‧‧‧互補差動放大器

302A‧‧‧放大級

IN1、IN2‧‧‧輸入信號

OUT1、OUT2‧‧‧輸出信號

OUTA/B/C/D‧‧‧輸出信號

△V‧‧‧預設電源

320‧‧‧第一半緩衝器

322‧‧‧第二半緩衝器

P320、P322‧‧‧P型電晶體

N320、N322‧‧‧N型電晶體

P1A、P1B‧‧‧P型電晶體

N1A、N1B‧‧‧N型電晶體

VDDA‧‧‧電源

VDDAH‧‧‧半電源加預設電壓

VDDAL‧‧‧半電源減預設電壓

VSSA‧‧‧接地

CH1‧‧‧第一通道

CH2‧‧‧第二通道

MA、MB、NA、NB‧‧‧節點

第一A與第一B圖顯示傳統的半電源緩衝放大器。
第二圖例示受到第一A與第一B圖之緩衝放大器驅動的像素。
第三圖顯示本案申請人前申請案實施例之半電源緩衝放大器。
第四圖例示受到第三圖之緩衝放大器驅動的像素。
第五圖顯示用以實施第一開關與第二開關的傳輸閘(TG)。
第六圖顯示前申請案實施例之半電源緩衝放大器的詳細電路圖。
第七A與第七B圖顯示前申請案另一實施例之半電源緩衝放大器。
第八A圖至第八B圖顯示本發明實施例之差動放大器及緩衝級的詳細電路。

30A、30B‧‧‧軌對軌差動放大器

32‧‧‧緩衝級

3020A、3020B‧‧‧偏壓控制單元

320‧‧‧第一半緩衝器

322‧‧‧第二半緩衝器

P320、P322‧‧‧P型電晶體

N320、N322‧‧‧N型電晶體

P1A、P1B‧‧‧P型電晶體

N1A、N1B‧‧‧N型電晶體

VDDA‧‧‧電源

VDDAH‧‧‧半電源加預設電壓

VDDAL‧‧‧半電源減預設電壓

VSSA‧‧‧接地

CH1‧‧‧第一通道

CH2‧‧‧第二通道

MA、MB、NA、NB‧‧‧節點

Claims (22)

1. 一種半電源緩衝放大器，包含：
   　　 一軌對軌差動放大器；
   　　 一緩衝級，包含一第一半緩衝級與一第二半緩衝級，其中該第一半緩衝級之輸出可控地回授至該軌對軌差動放大器，且該第二半緩衝級之輸出可控地回授至該軌對軌差動放大器；及
   　　 一開關網路，用以控制該緩衝級之輸出與該半電源緩衝級之輸出端間的耦接，使得顯示面板之不同圖框的同一像素可受到相同該軌對軌差動放大器的驅動；
   其中該第一半緩衝級之一端耦接至一電源，其另一端耦接至半電源加上一預設電壓(ΔV)；且該第二半緩衝級之一端耦接至半電源減去該預設電壓(ΔV)，其另一端耦接至接地；
   其中該軌對軌差動放大器及該緩衝級包含複數半電源電晶體，其操作於全範圍電源的一半，其中該全範圍電源從電源至接地。
2. 如申請專利範圍第1項所述之半電源緩衝放大器，其中該軌對軌差動放大器包含一運算放大器。
3. 如申請專利範圍第2項所述之半電源緩衝放大器，其中該運算放大器接收全範圍電源的供應，且該運算放大器的輸入電壓位準位於該全範圍電源內。
4. 如申請專利範圍第2項所述之半電源緩衝放大器，其中該第一半緩衝級之輸出或該第二半緩衝級之輸出可控地耦接至該運算放大器之一反相輸入端。
5. 如申請專利範圍第1項所述之半電源緩衝放大器，其中該第一半緩衝級包含串接的P型電晶體與N型電晶體，其中該P型電晶之第一源極/汲極耦接至電源，該P型電晶體之第二源極/汲極耦接至該N型電晶體之第一源極/汲極，該N型電晶體之第二源極/汲極耦接至半電源加上該預設電壓(ΔV)，該N型電晶體之閘極與該P型電晶體之閘極受控於該軌對軌差動放大器。
6. 如申請專利範圍第5項所述之半電源緩衝放大器，其中該第二半緩衝級包含串接的P型電晶體與N型電晶體，其中該P型電晶體的第一源極/汲極耦接至半電源減去該預設電壓(ΔV)，該P型電晶體之第二源極/汲極耦接至該N型電晶體之第一源/汲極，該N型電晶體之第二源極/汲極耦接至接地，該N型電晶體之閘極與該P型電晶體之閘極受控於該軌對軌差動放大器。
7. 如申請專利範圍第6項所述之半電源緩衝放大器，其中該第二半緩衝級的P型電晶體具一基體端，其電性耦接至半電源減去該預設電壓(ΔV)，且該第一半緩衝級的N型電晶體具一基體端，其電性耦接至半電源加上該預設電壓(ΔV)。
8. 如申請專利範圍第6項所述之半電源緩衝放大器，其中該軌對軌放大器包含:
   一對互補差動放大器，具有一非反相輸入端以接收一輸入，且具有一反相輸入端以接收該第一半緩衝級之輸出或該第二半緩衝級之輸出；及
   一放大級，用以放大該非反相輸入端與該反相輸入端間的電壓差。
9. 如申請專利範圍第8項所述之半電源緩衝放大器，其中該放大級包含:
   一第一偏壓控制單元，相應於該第一半緩衝級，用以控制該第一半緩衝級之P型電晶體、N型電晶體的閘極；及
   一第二偏壓控制單元，相應於該第二半緩衝級，用以控制該第二半緩衝級之P型電晶體、N型電晶體的閘極。
10. 如申請專利範圍第9項所述之半電源緩衝放大器，其中該第一偏壓控制單元與該第二偏壓控制單元個別包含有並接的N型電晶體與P型電晶體，其相應之源極與汲極分別耦接至一第一節點與一第二節點，其中該第一節點與該第二節點分別耦接至相應該第一或第二半緩衝級之P型電晶體與N型電晶體的閘極。
11. 如申請專利範圍第10項所述之半電源緩衝放大器，其中該第二偏壓控制單元的P型電晶體具一基體端，其電性耦接至半電源減去該預設電壓(ΔV)，且該第一偏壓控制單元的N型電晶體具一基體端，其電性耦接至半電源加上該預設電壓(ΔV)。
12. 一種半電源緩衝放大器，包含：
    　 一軌對軌差動放大器，其相應於每個通道；
    　 一緩衝級，相應於相同通道的該軌對軌差動放大器，該緩衝級包含一第一半緩衝級與一第二半緩衝級，其中該第一半緩衝級之輸出可控地回授至相同通道之該軌對軌差動放大器，且該第二半緩衝級之輸出可控地回授至相同通道之該軌對軌差動放大器；及
    　 一開關網路，相應於相同通道的該軌對軌差動放大器，該開關網路包含：
    　　 一第一開關，耦接於該第一半緩衝級的輸出與該相同通道的輸出之間；及
    　　 一第二開關，耦接於該第二半緩衝級的輸出與該相同通道的輸出之間；
    　　 藉由控制該開關網路，使得顯示面板之不同圖框的同一像素可受到該相同通道之軌對軌差動放大器的驅動；
    其中該第一半緩衝級之一端耦接至一電源，其另一端耦接至半電源加上一預設電壓(ΔV)；且該第二半緩衝級之一端耦接至半電源減去該預設電壓(ΔV)，其另一端耦接至接地；
    其中該軌對軌差動放大器及該緩衝級包含複數半電源電晶體，其操作於全範圍電源的一半，其中該全範圍電源從電源至接地。
13. 如申請專利範圍第12項所述之半電源緩衝放大器，其中該軌對軌差動放大器包含一運算放大器。
14. 如申請專利範圍第13項所述之半電源緩衝放大器，其中該運算放大器接收全範圍電源的供應，且該運算放大器的輸入電壓位準位於該全範圍電源內。
15. 如申請專利範圍第13項所述之半電源緩衝放大器，其中該第一半緩衝級之輸出或該第二半緩衝級之輸出可控地耦接至該運算放大器之一反相輸入端。
16. 如申請專利範圍第13項所述之半電源緩衝放大器，其中該軌對軌差動放大器更包含一放大級，其中該放大級及該緩衝級包含至少一P型電晶體，其具一基體端，電性耦接至半電源減去該預設電壓(ΔV)，及至少一N型電晶體，其具一基體端，電性耦接至半電源加上該預設電壓(ΔV)。
17. 一種半電源緩衝放大器，包含：
    　 一軌對軌差動放大器，其相應於每個通道；
    　 一緩衝級，相應於相鄰通道之二個該軌對軌差動放大器，該緩衝級包含一第一半緩衝級與一第二半緩衝級，其中該第一半緩衝級之輸出可控地回授至通道之一的該軌對軌差動放大器，且該第二半緩衝級之輸出可控地回授至通道之一的該軌對軌差動放大器；及
    　 一開關網路，相應於相鄰通道之二個該軌對軌差動放大器，該開關網路包含：
    　　 一第一開關，耦接於該第一半緩衝級的輸出與該通道之一的輸出之間；
    　　 一第二開關，耦接於該第一半緩衝級的輸出與該通道之二的輸出之間；
    　　 一第三開關，耦接於該第二半緩衝級的輸出與該通道之一的輸出之間；及
    　　 一第四開關，耦接於該第二半緩衝級的輸出與該通道之二的輸出之間；
    　　 藉由控制該開關網路，使得顯示面板之不同圖框的同一像素可受到該相同通道之軌對軌差動放大器的驅動；
    其中該軌對軌差動放大器及該緩衝級包含複數半電源電晶體，其操作於全範圍電源的一半，其中該全範圍電源從電源至接地。
18. 如申請專利範圍第17項所述之半電源緩衝放大器，其中該軌對軌差動放大器包含一運算放大器。
19. 如申請專利範圍第18項所述之半電源緩衝放大器，其中該運算放大器接收全範圍電源的供應，且該運算放大器的輸入電壓位準位於該全範圍電源內。
20. 如申請專利範圍第18項所述之半電源緩衝放大器，其中該第一半緩衝級之輸出或該第二半緩衝級之輸出可控地耦接至該運算放大器之一反相輸入端。
21. 如申請專利範圍第17項所述之半電源緩衝放大器，其中該第一半緩衝級之一端耦接至該電源，其另一端耦接至半電源加上一預設電壓(ΔV)；且該第二半緩衝級之一端耦接至半電源減去該預設電壓(ΔV)，其另一端耦接至接地。
22. 如申請專利範圍第18項所述之半電源緩衝放大器，其中該軌對軌差動放大器更包含一放大級，其中該放大級及該緩衝級包含至少一P型電晶體，其具一基體端，電性耦接至半電源減去該預設電壓(ΔV)，及至少一N型電晶體，其具一基體端，電性耦接至半電源加上該預設電壓(ΔV)。