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Description
本發明係有關於一種半導體元件，特別係有關於一種光二極體之製造方法與結構，以增加光吸收量。
電氣抹除式可編程唯讀記憶體(EEPROM)為現今資訊電子產品所廣泛採用的記憶元件，原本有存取速度較慢的缺點，然隨著製程技術的進步，近年已開發出存取速度較快的EEPROM，一般稱之為快閃記憶體。基本上，典型的EEPROM係以浮接閘極電晶體結構所構成，當寫入資料時，施以一高電壓於控制閘極，藉由所謂Fowler-Nordheim隧穿效應，使得電子從汲極區穿過隧穿氧化層而到達浮接閘極內，提高其臨界電壓(threshold voltage)；當抹除資料時，則施以一高電壓於源極區，使得前述注入到浮接閘極的電子穿過隧穿氧化層而流入源極區，使其回復原有的臨界電壓。
近十年來，在非揮發性記憶體的領域中，許多技術即在研發如何利用電子的方式達到重複讀寫及抹除(erase)的功能，而高容量、低耗電量等也都是產業界所努力研發的目標。其中，快閃記憶體(Flash Memory)中，是以一個單一記憶單元(cell)作為記憶體的單位位元，它不但可以用電子的方式達到讀寫的功能，甚至可以在同一時間內抹除一大片記憶體的空間(sector or page)，所以快閃記憶體不僅具備有讀取速度較快的優點，還有低耗電量的絕對優勢，
因此，快閃記憶體是目前半導體產業中非常重要的元件之一。
當習知之快閃記憶體欲進行程式化動作時，係於控制閘極上施加高電壓，電子即從矽基底之源極穿過閘極氧化層進入浮動閘極。當習知之快閃記憶體欲進行抹除動作時，係於控制閘極上施加低電壓或不施電壓，在矽基底之汲極施加高電壓，電子即從浮動閘極穿過閘極氧化層回到之源極。由此可知，習知之快閃記憶體一次可進行一組資料之程式化或抹除。但當元件為小至奈米等級時，基於光學與量子效應顯著，繼而微影成本快速上升以及製作圖案不易，造成載子特性不易控制而影響元件特性。
光二極體常用於光訊號的擷取，常被應用於影像擷取元件內，但其易產生暗電流以及基於微型化而使得接收面積變小，而影響光吸收量。
有鑑於此，本發明之目的在於提供一種光二極體與多位元記憶單元及其製造方法，可增加處理資料的位元數，提高快閃記憶體之可處理資料量以及將其奈米化。
根據上述目的，本發明提供一種光二極體其閘極結構包含氧化層、閘極形成於基板之上，閘極結構可包含間隙壁形成於其側壁，汲極與源極摻雜區域對應形成於基板中，基板具隔離區，得採用淺溝渠技術或是場氧化技術製作。光二極體摻雜區域製作於基板中，用以接收入射之光。本實施例包含奈米碳管製作於閘極下側位於汲極源極摻雜
區域間，於操作時提供載子通路。其中更包含絕緣層形成於該光二極體摻雜區域之上；及透明材料、導電碳或導電高分子形成於該絕緣層上。
根據上述目的，本發明提供一種奈米管記憶體，包括：多重閘極結構包含浮動閘極以及控制閘極形成於基板之上；汲極與源極形成於該多重閘極之兩側；奈米管，連接該汲極與源極且位於該多重閘極之下側。其中該多重閘極為堆疊閘極或分閘結構，多重閘極結構包含高介電閘極介電層，其中該高介電閘極介電層包含(SiO2
)、(HfO2
)、(ZrO2
)、(TiO2
)、(HfTiO)、(HfAlO)、(La2
O3
)或(LaAlO)。奈米管得為奈米碳管。
一種奈米管記憶體包括閘極結構形成於基板之上；汲極與源極形成於該閘極結構之兩側；複數載子捕獲機制，形成於該閘極結構之側壁；奈米管，連接該汲極與源極且位於該閘極結構之下側。其中該閘極結構包含高介電閘極介電層，高介電閘極介電層包含(SiO2
)、(HfO2
)、(ZrO2
)、(TiO2
)、(HfTiO)、(HfAlO)、(La2
O3
)或(LaAlO)。
本發明亦提出一種奈米管記憶體包括：閘極結構形成於基板之上；汲極與源極形成於該閘極結構之兩側；奈米管，連接該汲極與源極且位於該閘極結構之下側；第一導電層形成於位於基板溝渠之表面上，連接該汲極；絕緣層，位於該第一導電層表面；第二導電層形成於該絕緣層表面。閘極結構包含高介電閘極介電，其中該高介電閘極介電層包含(SiO2
)、(HfO2
)、(ZrO2
)、(TiO2
)、(HfTiO)、
(HfAlO)、(La2
O3
)或(LaAlO)。
此外，本發明揭露一種奈米管記憶體，包括：至少貳閘極結構形成於基板之上；至少貳汲極與源極分別對應形成於該至少貳閘極結構之兩側；奈米管，形成於該至少貳閘極結構之一下側，連接該對應之汲極與源極。其中該閘極結構包含高介電閘極介電層。高介電閘極介電層包含(SiO2
)、(HfO2
)、(ZrO2
)、(TiO2
)、(HfTiO)、(HfAlO)、(La2
O3
)或(LaAlO)。上述元件之俯視結構包括複數位元線配置於基板之上；複數字語線與其交錯成約成棋盤狀配置；至少一奈米管區域配置於未交錯之部分區域。其中該字語線包含高介電閘極介電層形成於其下方。基於利用奈米管與不奈米管之區域，依據其載子得否於其間導通，得以設定為數位一或數位二，因此可以利用本發明之設計製作奈米管唯讀記憶體。
本發明另提出一種奈米管之TFT，其可適用於液晶顯示器，其特徵包括閘極結構形成於基板之上；絕緣層，形成於該閘極之上；奈米管，配置於該絕緣層之上且大致上與該閘極對位；汲極與源極，與該奈米管連接，位於該絕緣層之上。其中該奈米管為奈米碳管，其中該基板可為玻璃基板或其他適合之材質，汲極與源極材質包含矽、金屬或合金。
本發明採用奈米碳管作為半導機制得以利於製作奈米級記憶元件，得提昇操作性能。本發明更提出多位元記憶體，以提升元件密度。為使本發明之上述和其他目的、特
徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
請參考第一圖與第二圖係顯示本發明之非揮發性記憶體之切面示意圖，所示以快閃記憶體作為例示，非用以限定本發明。首先，請參考第一圖，於半導體基底20上依序形成閘極介電層22、浮動閘極24、閘間絕緣層26及控制閘極28。其中，半導體基底20可為例如是矽或是砷化鎵基底；閘間絕緣層26之材質例如是氧化層、氮化層等；閘極材質可為例如是摻雜多晶矽層、或摻雜磊晶矽層、金屬層、或合金層。堆疊閘極可以利用微影製程圖案化光阻層為蝕刻罩幕，蝕刻堆疊膜層以形成一堆疊之閘極結構，然後去除圖案化光阻層。
所述之閘極介電層可採熱氧化製程或化學氣相沉積法製作，其可為一高介電常數絕緣層例如是二氧化矽(SiO2
)或二氧化鉿(HfO2
)等氧化層，其他高介電層亦可適用(SiO2
)、(HfO2
)、(ZrO2
)、(TiO2
)、(HfTiO)、(HfAlO)、(La2
O3
)或(LaAlO)等。以堆疊閘極結構為罩幕，對半導體基底進行摻雜步驟，以在閘極側邊之半導體基底上形成一源極/汲極區(S/D)30，如第一圖所示。然後，對半導體基底進行自行對準矽化步驟，以在閘極、源汲極區之表面上形成金屬矽化物31以提升導電性；其中，金屬矽化物31例如是二矽化鈦(TiSi2
)或二矽化鈷(CoSi2
)或矽化鎳(NiSi)。第一圖與第二圖所差異者為相較第一圖之堆疊閘極，第二圖所示為分
閘結構，故其控制閘極以及浮動閘極為分別圖案化，而此係為一般熟知該項技藝者可知，且控制閘極與浮動閘極偏移一距離，而只有部分重疊。需注意者，本案所有實施例亦可附加間隙壁或改變離子摻雜之形態或摻雜剖面(profile)，如可具有LDD摻雜、halo-implant、pocket implant等，基於此非本案特徵，故不贅述。此外，第九圖所示亦另一記憶體，與第二圖實施例所差異者乃在製作浮動閘之後，實施氧化製程，於浮動閘極上製作一類似場氧化結構29，因此將浮動閘極邊緣形成尖角利於聚集載子，於抹除時加速抹除速率。
複數奈米管32配置於閘極氧化層22之下，介於源極/汲極區(S/D)30之間。換言之，源極/汲極區(S/D)30分別連接奈米管32之兩端。需注意，圖示尺寸並未按照實際製作，奈米管實際上相對應較小。較佳實施例可為奈米碳管，可利用一至五十層碳結構製作。舉例而言，直徑可介於1-2奈米，長度可為10-100奈米或更短。其相較於矽有較佳之熱導性而提升元件之操作速度，且其耗電量較低。需注意，上述之源極/汲極區(S/D)30亦可採用沉積、濺鍍方式形成金屬材質或導電材質製作而不採用離子佈植方式，以利於配合奈米管之製作。得採用相異之狀態偏壓，如寫入、抹除、讀取、編程等偏壓。上述偏壓可使載子通過奈米管隧穿閘極氧化層，使載子注入該浮動閘極或移出該浮動閘極，而得執行記憶或抹除程序。各實施例可包含間隙壁35或是淺溝渠隔離33，以第十圖作為例示。
奈米碳管之製作方法可採用加熱含碳有機化合物形成碳原子，如使用甲烷體通入反應系統，接觸基板高溫開始分解碳原子受到奈米金影響成長。或採奈米孔基板，以碳氫化合物氣相分解法配合氣流加甲烷通入多孔板製作。奈米碳管具有半導體之特性，可提升半導體元件特性及利於奈米微小化元件之製作，於操作時，載子通過奈米碳管於其間流動。奈米碳管之製作方法可參閱J.J Chiu et al.,Advanced Material 15,1361,2003。依據需求，可選用金屬化奈米碳管(metallic carbon nanotubes)或半導電性奈米碳管(semiconductive carbon nanotubes。兩者差異係原子排列不同。
第三圖所示為另一實施利，所示為多位元記憶體，一控制閘極28控制兩載子捕獲機制25，載子捕獲機制25利用缺陷得以捕獲載子，而加以定義為數位一或數位零。控制閘極28控制兩載子捕獲機制24以絕緣層26隔絕。在絕緣層26的表面上順應性形成一絕緣層28，例如是氮化層。對絕緣層28進行非等向性蝕刻，以在閘極28之側壁形成一間隙壁28以製作兩載子捕獲機制25。其中，非等向性蝕刻的方法例如是反應性離子蝕刻(reactive ion etching，RIE)或電漿蝕刻(plasma etching)。接著，形成源極/汲極區(S/D)30。同理，於製作控制閘極之前，奈米碳管先形製作。其位於源極/汲極區(S/D)30之兩端。本案所有實施利均可對半導體基底進行自行對準矽化步驟，以在閘極、源汲極區S/D之表面上形成金屬矽化物，以利後續之源/汲極及閘
極導通之用。其中，金屬矽化物例如是二矽化鈦(TiSi2
)或二矽化鈷(CoSi2
)或矽化鎳(NiSi)。
以下說明本發明之利用偏壓及電流源寫入多位元記憶單元。首先，於閘極28上施加一偏壓，於汲極區上施加一汲極寫入電壓，並於源極區施加一1nA至1mA安培之定電流源。在閘極28與汲極區間之間隙壁下方的半導體基底中會出現一通道熱載子流，因為源汲極區與閘極正下方之通道維持一距離，熱載子將會注入並儲存至汲極側之間隙壁內。因此可知，利用氮化層所形成之間隙壁25的功能，類似於習知之快閃記憶體之載子儲存閘極，可儲存來自源極之載子，但其採用缺陷捕獲載子，機制不同。汲極區側之間隙壁後續會被定義成編碼為“1”，而未儲存有載子之源極區側之間隙壁後續會被定義成編碼為“0”。同理，可以寫入另一邊的捕獲機制。因此，只要控制汲極寫入電壓及源極定電流源所施加之源汲極區位置，即可輕易的決定多位元記憶單元“XY”所要定義之編碼為“00”或“01”或“10”或“10”或“11”。同理，亦可將其抹除。如於閘極28上施加負偏壓，於汲極區施加正抹除電壓。汲極區側之間隙壁會因此再被寫入與先前儲存至間隙壁相異之異性載子，先前被寫入之載子會被異性載子所中和，或是吸引出原來儲存之載子而將其所被定義之編碼抹除。第十一圖所示為載子捕獲機制27位於控制閘28之下方，其較佳為ONO、ON之堆疊結構。
第四圖所示為具有奈米管32配置於汲極與源極間之
記憶元件，記憶體之汲極耦合到依導電層/絕緣層/導電層結構之電荷儲存體。舉一例而言，該記憶體具有一溝槽形成於基板之內，從外緣至內依序至少為第一導電層34/絕緣層36/第二導電層38，載子得被絕緣層36捕獲。第一導電層34與汲極連接。奈米碳管具有半導體之特性，配置於汲極與源極間，於操作時，載子得通過奈米碳管提升半導體元件操作速度及利於元件微小化。同理，所述之導電膜層可不製作於溝槽中。但製作於溝槽中可以提升元件密度以及提供較佳與平坦之表面外觀。絕緣層可採二氧化矽、NO、ONO、鐵電材料、鈦鋯酸鉛、鉭鉍酸鍶材料。
第五圖所示為本發明之唯讀記憶體，其包含位元線52配置於基板50之上，通常位元線採用以離子佈植埋入式製作於基板內通稱為buried bit line。字語線(閘極)54與其交錯成棋盤狀，複數奈米管區域56配置於未交錯之部分區域，作為半導電性區域。其截面圖可參閱第六圖，包含兩類元件配置於基板50之上，氧化層58位於閘極54之下，選擇之墊層60可沿著閘極表面形成。間隙壁62可依據已知方法製作於閘極側壁。由圖所示，一閘極下方包含奈米管32，另一不包含奈米管。具備奈米管之元件得以在汲極源極間導通電流，反之則否，利用此方式加以定義元件之數位資訊為數位一或數位零。本發明得以提供奈米級唯讀記憶體。
第七圖所示一光訊號移轉元件(light signal transfer device)或指光二極體，其閘極結構包含氧化層72、閘74
形成於基板70之上，閘極結構可包含間隙壁76形成於其側壁，汲極源極摻雜區域78對應形成於基板70中，基板具隔離區71，得採用淺溝渠技術或是場氧化技術製作。光二極體摻雜區域80製作於基板中與汲極源極摻雜區域78連接，用以接收入射之光。本實施例包含奈米碳管32製作於閘極下側位於汲極或源極摻雜區域78間，於操作時提供載子通路。基於此實施例，光二極體摻雜區域80之摻雜劑量約為1E12-1E14/平方公分之磷，摻雜能量約為，50-180keV。該區域表面可以佈植劑量約為1E15-1E16/平方公分、摻雜能量約為5-40keV之離子以製作光二極體摻雜區域表面n+摻雜，可使電洞擴散長度於此區間較短，進而防止暗電流。上述參雜劑量、能量以及摻雜型態，均可變更以利於適用他型態半導體。於光二極體上方將覆蓋數絕緣層如82、84、86作為例示以及導電圖案88、90做為例示，非用以限定本發明，如第八圖所言，導電電極或圖案可以利用透明材料或導電高分子、導電碳(如奈米碳管)製作以減少遮光，以提升吸收光子面積。絕緣層之上，形成一微透鏡用以導引入射光進入光二極體摻雜區域80。本實例有助於減少暗電流、有利於元件微小化以及提昇操作性能及增加像素。此外，假設提供光電二極體與移轉元件之面積為固定，利用奈米管可以縮小其所佔面積，而使光電二極體面積增大，進而加大吸收光子面積，是以增加光訊號之收集，而提升元件性能。
同理，第八圖所示為一顯示單元，其中包含後偏光片
100、後玻璃基板102、後透明電極104、TFT 106、液晶108、前透明電極110、前玻璃基板112、彩色濾光片114、保護玻璃116以及前偏光片118。其中上述之TFT 106形成於一基板10之上，一閘極12圖案化於基板之上，隨後一絕緣層14覆蓋閘極12。奈米管16配置於上述之絕緣層14上，大致上與閘極12對位以利於微小化，提升解析度以及操作速度。汲極/源極18約略覆蓋奈米管16之兩端部分與其連接，汲極/源極18可採用矽層、或是金屬、合金層製作。
同理，上述之前透明電極110及/或後透明電極104均可以採用導電高分子或是導電碳(例如奈米碳管)作為其材質，以減少遮光。其製程無需採用先前技術之製程，若採導電高分子可採塗佈或印刷方式，提升產能。而導電碳其導電率遠優於先前技術所採之氧化銦錫，且導電碳於薄膜態亦為透明，且製程性能較優。本發明揭露一種具備導電碳電極(圖案)之TFT，包括：閘極結構形成於基板之上；絕緣層，形成於該閘極之上；通道，配置於該絕緣層之上且大致上與該閘極對位；汲極與源極，與該通道連接，位於該絕緣層之上；其中至少包含一透明電極位於該TFT之上側或下側，其材質以導電碳所構成。其中該導電碳為奈米碳管，該基板為玻璃或石英基板。另一實施例為一種具備導電高分子電極之TFT，包括：閘極結構形成於基板之上；絕緣層，形成於該閘極之上；通道，配置於該絕緣層之上且大致上與該閘極對位；汲極與源極，與該通道連接，
位於該絕緣層之上；其中至少包含一透明電極位於該TFT之上側或下側，其材質以導電高分子所構成。本發明提出一種具透明電極之透明基板，其特徵在於所述之基板包含透明電極配置於其上，該透明電極之材質係選自導電高分子或是導電碳。所述之具透明電極之透明基板，其中該基板為玻璃、石英基板，其中該導電碳為奈米碳管。導電高分子在實施例中可以為有機高分子半導電材質或有機半導體，可以透過摻雜改變其導電性質。通常可以初分為Charge transfer complexes與conductive polyacetylenes兩類。後者包含polyacetylene、polypyrrole、polyaniline以及其衍生物(derivatives)。導電高分子材質通常具有延伸之離鍵(extended delocalized bonds)，而產生近似於矽之能帶。當載子進入導帶或價帶，則會產生電性改變。若是零能隙之導電高分子則其性質近似金屬。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
12‧‧‧閘極
14‧‧‧絕緣層
16‧‧‧奈米管
18‧‧‧汲極/源極
20‧‧‧基底
22‧‧‧閘極介電層
24‧‧‧浮動閘極
25‧‧‧載子捕獲機制
26‧‧‧閘間絕緣層
27‧‧‧ONO
28‧‧‧控制閘極
29‧‧‧場氧化
30‧‧‧源/汲極區
31‧‧‧金屬矽化物
32‧‧‧奈米管
33‧‧‧絕緣區
34‧‧‧第一導電層
35‧‧‧間隙壁
36‧‧‧絕緣層
38‧‧‧第二導電層
50‧‧‧基板
52‧‧‧位元線
54‧‧‧字語線(閘極)
56‧‧‧奈米管區域
58‧‧‧氧化層
60‧‧‧墊層
62‧‧‧間隙壁
70‧‧‧基板
72‧‧‧氧化層
74‧‧‧閘
76‧‧‧間隙壁
78‧‧‧汲極或源極摻雜區域
71‧‧‧隔離區
80‧‧‧光二極體摻雜區域
82、84、86‧‧‧絕緣層
88、90‧‧‧導電圖案
92‧‧‧微透鏡片
100‧‧‧後偏光片
102‧‧‧後玻璃基板
104‧‧‧後透明電極
106‧‧‧TFT
108‧‧‧液晶
110‧‧‧前透明電極
112‧‧‧前玻璃基板
114‧‧‧彩色濾光片
116‧‧‧保護玻璃
118‧‧‧前偏光片
第一圖係顯示本發明奈米管快閃記憶體示意圖。
第二圖係顯示本發明奈米管快閃記憶體示意圖。
第三圖係顯示本發明奈米管多位元記憶體示意圖。
第四圖係顯示本發明奈米管記憶體示意圖。
第五圖係顯示本發明奈米管唯讀記憶體上視示意圖。
第六圖係顯示本發明奈米管唯讀記憶體截面示意圖。
第七圖係顯示本發明奈米管與光二極體元件截面示意圖。
第八圖係顯示本發明奈米管TFT截面示意圖。
第九圖係顯示本發明奈米管記憶體示意圖。
第十圖係顯示本發明奈米管記憶體示意圖。
第十一圖係顯示本發明奈米管記憶體示意圖。
10‧‧‧基板
12‧‧‧閘極
14‧‧‧絕緣層
16‧‧‧奈米管
18‧‧‧汲極/源極
100‧‧‧後偏光片
102‧‧‧後玻璃基板
104‧‧‧後透明電極
106‧‧‧TFT
108‧‧‧液晶
110‧‧‧前透明電極
112‧‧‧前玻璃基板
114‧‧‧彩色濾光片
116‧‧‧保護玻璃
118‧‧‧前偏光片
Claims (12)
- 一種顯示單元，包括：第一偏光片；第一透明基板，形成於該第一偏光片之上；第一透明電極，形成於該第一透明基板之上，其中該第一透明電極之材料係選自導電高分子、導電碳或其組合；薄膜電晶體，形成於該第一透明電極之上；液晶，形成於該薄膜電晶體之上；第二透明電極，形成於該液晶之上，其中該第二透明電極之材料係選自導電高分子、導電碳或其組合；第二透明基板，形成於該第二透明電極之上；彩色濾光片，形成於該第二透明基板之上；以及第二偏光片，形成於該彩色濾光片之上；其中該導電高分子或該導電碳具有奈米等級，以降低該第一透明電極與該第二透明電極之線寬，因而提升解析度或提升透光率。
- 如申請專利範圍第1項所述之顯示單元，其中該導電碳包括奈米碳管。
- 如申請專利範圍第1項所述之顯示單元，其中該薄膜電晶體包括一閘極；一絕緣層，形成於該閘極之上；一具有奈米等級之導電碳形成於該絕緣層之上並對準該閘 極以作為一通道。
- 如申請專利範圍第3項所述之顯示單元，其中該導電碳包括奈米碳管。
- 如申請專利範圍第3項所述之顯示單元，其中該薄膜電晶體更包括由導電碳所形成之一源極與一汲極。
- 如申請專利範圍第5項所述之顯示單元，其中該導電碳包括奈米碳管。
- 一種顯示單元，包括：第一透明基板；第一透明電極，形成於該第一透明基板之上，其中該第一透明電極係由奈米碳管所形成，以降低該第一透明電極之線寬，因而提升解析度或提升透光率；薄膜電晶體，形成於該第一透明電極之上；液晶，形成於該薄膜電晶體之上；第二透明電極，形成於該液晶之上，其中該第二透明電極係由奈米碳管所形成，以降低該第二透明電極之線寬，因而提升解析度或提升透光率；以及第二透明基板，形成於該第二透明電極之上。
- 如申請專利範圍第7項所述之顯示單元，其中該薄膜電 晶體包括一閘極；一絕緣層，形成於該閘極之上；一具有奈米等級之導電碳形成於該絕緣層之上並對準該閘極以作為一通道。
- 如申請專利範圍第8項所述之顯示單元，其中該導電碳包括奈米碳管。
- 如申請專利範圍第7項所述之顯示單元，其中該薄膜電晶體更包括由導電碳所形成之一源極與一汲極。
- 如申請專利範圍第10項所述之顯示單元，其中該導電碳包括奈米碳管。
- 一種顯示單元，包括：第一透明基板，具有第一透明電極形成於其上；第二透明基板，具有第二透明電極形成於該第一透明基板之上；其中至少一該第一透明電極與該第二透明電極之材料係選自奈米碳管、導電高分子或其組合，其中該奈米碳管或該導電高分子具有奈米等級，以降低該第一透明電極與該第二透明電極之線寬，因而提升解析度或提升透光率。
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