TWI420606B - 電子模組於基底上之配置方法及該方法製造的裝置 - Google Patents

電子模組於基底上之配置方法及該方法製造的裝置 Download PDF

Info

Publication number
TWI420606B
TWI420606B TW95103169A TW95103169A TWI420606B TW I420606 B TWI420606 B TW I420606B TW 95103169 A TW95103169 A TW 95103169A TW 95103169 A TW95103169 A TW 95103169A TW I420606 B TWI420606 B TW I420606B
Authority
TW
Taiwan
Prior art keywords
wafer
substrate
conductive
segment
assembly
Prior art date
Application number
TW95103169A
Other languages
English (en)
Other versions
TW200711008A (en
Inventor
Francois Droz
Original Assignee
Nagraid Sa
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nagraid Sa filed Critical Nagraid Sa
Publication of TW200711008A publication Critical patent/TW200711008A/zh
Application granted granted Critical
Publication of TWI420606B publication Critical patent/TWI420606B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745—Mounting details of integrated circuit chips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07718—Constructional details, e.g. mounting of circuits in the carrier the record carrier being manufactured in a continuous process, e.g. using endless rolls
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G06K19/0775—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card arrangements for connecting the integrated circuit to the antenna
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Supply And Installment Of Electrical Components (AREA)

Description

電子模組於基底上之配置方法及該方法製造的裝置
本發明係有關轉頻器(transponder)組合件、晶片卡、積體電路、以及其他數位資料支承件之領域，尤係有關電子組合件在絕緣支承件(一般被稱為基底)上的配置(placement)、黏著(mounting)、以及連接。
電子組合件在本說明書中意指形式為半導體晶片的組件，而在該半導體晶片的一面上設有一些電接點區，在該等電接點區上配置了用來延伸該等接點的一些導電區段。這些導電區段是用來將晶片連接到位於基底上的一些外部元件之連線。例如,在一轉頻器中，該組合件的導電區段被用來將該組合件連接到被配置在基底的周圍的一天線之末端。
有用來配置及連接其中包含導電軌的一基底上的一晶片或一電子組合件之數種程序。
文件EP0694871說明了一種利用一熱壓工具完成的晶片配置程序。該工具抓住晶片，使包含接點的面朝上，然後將該晶片熱壓到基底材料。包含接點的面與基底的表面同高。係使用網版印刷製造該等連線，或利用將該晶片的接點連接到諸如一天線的導電油墨而以導電軌循跡法製造該等連線。根據一實施例，係將一導電區段配置在基底上，且並未將晶片的設有接點的面熱壓向該基底，以便將晶片的一接點壓在該導電區段上，而作出一連線。在文件WO98/26372中，該晶片包含軋壓之接點(contacts in relief)，且使設有該等接點的面朝向基底而配置該晶片。將該晶片的該等接點壓在被印刷在該基底上的一天線之各導電端點上。將一中間塑膠片疊在以上述方式配置的該基底上，並覆蓋該晶片。先以一第二塑膠片覆蓋該基底，然後以熱壓法疊合該塑膠片組合件。被稱為"覆晶"("flip－chip")技術的該製程可以一單一作業配置並連接該晶片，並保證該組合件的最小厚度。
文件WO98/44452說明了一種製造一晶片卡的程序，該晶片卡包含在該卡的基底中之至少一微電路。係以使輸出柱朝上之方式定位該微電路。以一注射器施加導電油墨時，將執行將該等輸出柱連接到被配置在該基底的表面的一天線之接點。該微電路被配置在一孔的底部，而該孔具有比該微電路的厚度大之一深度，以便在執行了該連接步驟之後，留下可以樹脂覆蓋該微電路的一空間。在該等連接到達被印刷在該基底的表面上的接點或導電軌之前，係遵循該微電路及其中一個孔之輪廓。
在文件EP1410322所述之程序中，自一支承帶將其中包含一設有若干接點區的晶片之一完整模組配置在也被配置在一支承帶且包含印刷導電軌的一基底上。將被固定在該支承帶上的那些模組中之一模組之面配置到設有一構成諸如一天線的導電軌組合件的支承帶之一部分。然後自該支承帶分離該模組，以便將該模組黏著到接近該天線的端點之該基底上。在黏合該模組期間，係施加壓力並以一適當的裝置束縛住，而執行將該模組的該等接點區連接到該天線。
文件FR2780534說明了一種製造其中包含一本體的一物體之程序，該本體包含一半導體晶片及構成一天線之金屬層，而該半導體晶片設有在該晶片的一面上之一些接點區。該程序包含下列步驟：將該晶片壓入由熱塑性材料製成的一小板，而插入該晶片。配置設有接點區的該晶片之該面，使該面與該板的其中一面等高。係以網版印刷導電油墨，而在該板的該相同面上製造用來構成該天線的金屬層、以及該晶片的該等接點區之連線。
當該半導體晶片的尺寸極小(例如，大約微一毫米的十分之幾)時，即無法適用上述程序。事實上，網版或另一程序(循跡、投影)對導電材料的施加都無法達到可避免晶片的連線區層上的接點短路或斷裂之必要精密度。
前文所述的配置及連線程序之主要缺點是其精密度不足，尤其在構成電子組合件的晶片之尺寸顯著縮減到諸如0.2毫米x 0.2毫米的尺寸時更是如此。此外，分離被連接到該晶片的接點的該等導電區段之大約0.05毫米的極小距離在定位及連接上都需要高精密度。
在該等三個第一例子中，係將接點壓在被印刷在基底面之方式(覆晶法)，或以後續連接可看見的接點之方式，將一晶片或一微電路配置在基底上。而當晶片及接點的尺寸縮減時，上述兩種程序變得相當不可靠。
在倒數第二個例子中，係先個別地製造該等模組，並將該等模組配置在一支承帶上，然後才將該等模組配置在晶片上。此種程序也是較慢且成本較高的。
本發明之目的在於確保在利用小尺寸的晶片製造電子組合件以及將此種組合件配置在絕緣基底上的這兩方面之最大精密度。另一目的在於以高製造速率實現極低的轉頻器生產成本。
係以至少一電子組合件的被稱為基底的支承件上之配置方法達到上述這些目的，其中該電子組合件包含一晶片，該晶片的其中一面上包含至少一電接點，該接點被連接到一導電軌區段，且其中係利用可支承並定位該組合件在該基底上之一配置裝置執行該配置，該配置方法之特徵在於包含下列步驟：形成具有一預定外形之導電軌區段；將該導電軌區段轉移到該配置裝置；以載有該導電軌區段的該配置裝置抓住該晶片，使該導電軌區段被配置在該晶片的至少一接點上；將包含該晶片且被提供了該導電軌區段之該電子組合件配置在該基底上之一預定位置；以及將該晶片及該導電軌區段嵌入該基底。
在本說明書中，術語"基底"意指任何類型的絕緣支承件，而不論該絕緣支承件是一卡、一標籤、一物體、或很可能配備有根據上述程序的一電子組合件之該物體(裝置外殼、識別標誌、盒子、包裝內襯、或文件等物體))的結構之一部分。
根據一較佳實施例，該導電軌區段包含任何形狀的以一沖壓模具自一片導電材料沖壓出之一薄帶。然後將該薄帶轉移到該定位裝置，而該定位裝置諸如利用一空氣吸入裝置抓住該薄帶。一般而言，被沖壓的導電軌區段之數目對應於該晶片的接點數目。該定位裝置根據取決於晶片上的該等接點的位置之一配置而抓住該等導電軌區段。也是由該等晶片接點的配置以及基底的一導電軌決定這些導電軌區段的形狀及個別尺寸。
該等導電軌區段亦可形成在諸如超高頻(Ultra High Frequency；簡稱UHF)領域中工作之一轉頻器天線。在一實例子中，並未被連接到晶片的導電軌區段之末端保持閒置，亦即，不連接到該基底上的其他導電軌。根據另一結構，該導電軌區段形成一環路，並使每一末端被連接到該晶片。當然，配置裝置可以與只包含被連接到該晶片的一末端的一導電軌區段之相同方式抓住該導電軌區段。
在此種結構中，該晶片可包含導電軌區段用來連接到被配置在該基底上的導電軌或接點表面之一些其他接點。
根據一實施例，該等導電軌區段被固定在其上的該配置裝置也利用吸入法抓住一晶片，而該等導電軌區段的末端被壓在晶片接點上。然後定位該組合件，並將該組合件壓在該基底的預知位置，且該等導電軌區段的自由端連接到該基底上出現的一電路(例如，一天線)之端點。
本發明之目的也在於一種用來將一電子組合件定位在一基底上之配置裝置，該組合件包含一晶片，該晶片設有被連接到一導電軌區段之至少一電接點，該裝置設有用來將該電子組合件定位在且壓在該基底上之機構，該裝置之特徵在於：該裝置包含一頭部，該頭部配備有用來支承至少一導電軌區段之機構，且該支承機構被連接到用來抓住並支承一晶片之機構，使該導電軌區段被連接到該晶片的至少一接點。
用來抓住該導電軌區段的該機構最好是由可在該導電軌區段的一面上產生真空之一空氣吸入裝置所構成。亦可提供用來拾取一晶片之一類似裝置，該裝置使該導電軌區段的一末端被壓到該晶片的一接點。朝向該基底上的一預定位置傳送以前述方式被黏著的該組合件，而該組合件將被植入該預定位置。該配置裝置亦包含用來將該組合件壓到該基底之機構。
本發明之一優點在於避免因先利用配置裝置組裝電子組合件然後才將該電子組合件配置在基底上而產生一中間模組。
本發明也與一可攜式物體相關聯，該可攜式物體在其結構的全部或部分上包含用來嵌入至少一電子晶片之一絕緣基底，該晶片包含具有至少一接點之一面，該面被配置在與該基底的表面等高之高度上，該可攜式物體之特徵在於：被施加在該基底的表面上之至少一導電軌區段被連接到該晶片之接點。
根據本發明的程序，先黏著每一電子組合件，然後配置該電子組合件，並將該電子組合件連接到基底上的其他元件。自一導電材料片(2)切割出一些導電區段(3,3')，而該等導電區段之數目通常對應於晶片(4)的接點(5,5')之數目，然後在這些接點(5,5')上組裝該等導電區段(3,3')。
圖1示出自一導電材料片(2)或自諸如一卷銅帶的銅帶以交錯配置之方式沖壓的一對長方形導電區段(3,3')之一例。沖壓模具(1)以自下往上之方式在此處操作，並將被切割的的導電區段(3,3')推向其上表面，使該等導電區段易於被轉移到配置裝置(6)。該配置裝置(6)被置於沖壓模具(1)之上，且在與沖壓期間相同之位置抓住該等導電區段(3,3')，而吸住該等導電區段(3,3')。載有導電區段(3,3')的配置裝置(6)然後抓住一電子晶片(4)，使該晶片(4)的接點(5,5')在配置裝置(6)的頭部之一中心區接觸每一導電區段(3,3')的最近末端。吸力也以一種類似對導電區段(3,3')之方式將晶片(4)抓住在該裝置上。
然後定位被配置裝置(6)抓住的以上述方式形成之組合件，然後該相同的裝置將該組合件諸如熱壓到一基底(7)。如圖4之斷面圖所示，方向朝上的該組合件之接點表面係與基底(7)的表面同高，且導電區段(3,3')被平直地配置在基底(7)的表面上。
請參閱圖3，係施加壓力在以被配置在基底(7)上的導電軌(8,8')形成之適當的端點上，而連接導電區段(3,3')的自由端。
在該組裝的一最後步驟中，根據一習知技術，而在基底(7)的表面之全部或部分上疊合一絕緣保護片(9)，以便確保對由導電區段(3,3')及晶片(4)構成的該電子組合件以及先前製作的電連線之最後機械支承。
例如，在製造轉頻器或製造該電子組合件被連接到諸如一天線末端的非接觸式晶片卡期間，可有利地應用該配置程序。
圖2示出包含一晶片(4)的一組合件之斷面圖，其中該晶片(4)包含兩個接點(5,5')，而每一接點都設有一凸塊(bump)。係施加壓力，使該等凸塊完成與導電區段(3,3')的電接觸，而執行該等導電區段的連接。亦可以可在一較低溫度下熔化的一導電材料(例如，含錫的合金)製成該等凸塊，因而該配置裝置可以加熱之方式執行對該等導電區段的連接。
當凸塊材料的熔點較高時，例如在以金為凸塊材料之情形中，係諸如利用雷射、超音波而以補充點焊法或亦以熱壓法確保最佳的電接觸。可在將該電子組合件嵌入基底(7)期間以該配置裝置執行這些焊接作業，或可在將該電子組合件嵌入了基底(7)之後執行這些焊接作業，或可在配置該電子組合件之後的一補充步驟期間執行這些焊接作業。另一種可能性包含下列方式：使用與該配置裝置分離的一焊接裝置，而在一先前之步驟中，在一高溫下將導電區段(3,3')焊接到晶片(4)的接點(5,5')。然後將該晶片－導電區段組合件轉移到該配置裝置，而該配置裝置將該組合件配置在基底(7)上，以便諸如在適於將該基底軟化的一較低溫度下將嵌入該組合件。由於該焊接裝置的高溫，所以在不損及基底的情形下，只以一裝置執行焊接及配置將使該配置作業變得難以執行。
根據一實施例，可藉由在配置裝置(6)抓住晶片(4)之前，先將一導電黏著劑施加在接點(5,5')上，而執行將導電區段(3,3')連接在晶片(4)的這些接點(5,5')上。另一種可能性包含下列方式：將該導電黏著劑施加到面對晶片(4)的接點(5,5')之導電區段(3,3')的末端。係在沖壓導電區段(3,3')之前的將導電區段(3,3')轉移到配置裝置(6)之前的一步驟中，或在沖壓導電區段(3,3')之後，執行上述的作業。以可在該導電片上預先施加非活性形式之該黏著劑，然後活化該黏著劑。因此，並非在將該晶片－導電區段組合件嵌入基底(7)的步驟中或之後，而是在以配置裝置(6)抓住晶片(4)的期間，執行將晶片(4)的接點(5,5')黏著到導電區段(3,3')。
圖5示出根據本發明的配置裝置(6)的頭部之一底視示意圖，其中該頭部設有用來利用空氣吸力(真空)抓住電子組合件的不同元件之一些開孔(10,10',11)。在一第一步驟中，通過開孔(10,10')的空氣吸力可將導電區段(3,3')收容在沖壓模具(1)上，並將該等導電區段(3,3')抓住在定位。在一第二步驟中，也利用通過一中心孔(11)的空氣吸力自一適當的支承件抓住晶片(4)。最後朝向基底(7)上提供的位置輸送以上述方式建構的並被該配置裝置抓住的該電子組合件，並將該電子組合件壓到該材料。根據一配置例子，可由組中在一起的數件組件構成配置裝置(6)的頭部，亦可只由對沖壓模具、導電區段及晶片的吸力系統、以及焊接裝置等的組件提供整體性支承之一單元構成該頭部。
圖6示出其上沖壓有導電區段(3,3')的導電片(2)設有被施加在該導電片的下表面的絕緣區(12,12')之一實施例。這些區域(12,12')被配置，以便在將被施加在該基底上之面上形成自該導電材料片(2)沖壓的每一導電區段之一中央絕緣部分(13,13')。自該絕緣區鬆開該等導電區段(3,3')的末端，以便確保與晶片(4)及基底(7)上為連接之目的而設的導電軌或區域連接。如圖7所示，該絕緣避免與在某些結構中各導電區段係相交的基底(7)之導電軌(8,8')短路。
根據一實施例，可利用以與導電區段類似的方式(但係利用一絕緣薄膜)得到的絕緣區段完成該等區段上的絕緣區。這些區段被轉移到該配置裝置上，在該配置裝置上，該等區段被支承在適當的導電區段上，然後才將該組合件配置且嵌入在該基底中。此種替方式可製造任何形狀的絕緣區段(亦即，比導電區段寬的絕緣區段)，以便確保諸如導電軌相交之更佳的絕緣(請參閱圖17所示之例子)。
根據圖8所示之例子，在導電區段(3,3')較長之情形中，導電片(2)的絕緣薄膜可包含一黏著層。一旦活化了黏著之後，將在導電區段與數個導電軌相交時確保該導電區段被支承在該基底上。亦可不在絕緣薄膜上施加該黏著層，而是在基底(7)上配置該黏著層。
在該組合件的配置期間，諸如由於配置裝置(6)在面對該絕緣區的點(14,14')上對該黏著層的局部加熱造成之黏著活化，而使導電區段(3,3')被黏著在基底(7)上。最好是將這些點(14,14')設於基底(7)的該等導電軌之外，因而可得到較佳的黏著。
根據一實施例，同一裝置執行對導電軌的區段(3,3')之沖壓作業、以及對組合件的配置。在此種情形中，該裝置的頭部設有一沖壓件，用以切割導電區段(3,3')。該沖壓件退後時，可讓吸取開孔(10,10')將區段(3,3')支承在一適當的位置，然後才抓住晶片(4)。因而取消了將導電區段(3,3')自該沖壓模具轉移到該配置裝置之步驟。
根據另一實施例，抓住且支承晶片之機構包含黏著元件，用以取代配置裝置(6)的中央區之開孔(11)。在將電子組合件輸送到基底(7)上的對應位置期間，晶片(4)因而被暫時黏著於其接點(5,5')之間。該等黏著元件具有比將晶片(4)固定在基底(7)的黏著力弱之一黏著力，以便在嵌入電子組合件之後，可使配置裝置(6)退出。在晶片(4)包含具有凸塊的接點(5,5')之情形中，黏著劑在被配置之後，可留在晶片(4)上，以便改善該電子組合件表面的平坦度。
請注意，亦可將根據一垂直軸(Z軸)而導電之一些黏著元件以面對晶片(4)的接點之方式加入配置裝置(6)。這些導電黏著元件可取代黏著元件、或中央區的(真空)吸取開孔、或以上兩者。
根據又一實施例，配置裝置(6)的頭部可包含用來將導電區段(3,3')焊接到晶片(4)的導電區段(3,3')之機構。這些焊接機構包含諸如一雷射或超音波熱源、或一個或數個加熱元件。一般而言，係在配置作業之前或期間，或在將電子組合件嵌入基底(7)期間或之後，啟動這些焊接機構，以便在要被焊接的元件上施加必要的壓力。
根據本發明的該程序亦適用於包含無法被熱熔的基底(亦即，當溫度升高時將不會熔化或軟化的基底)的智慧卡或轉頻器之製造。可由諸如紙或硬紙板等的含纖維素之一材料構成該基底。在此種情形中，最好是作出配備有其導電區段的一孔穴，用以將晶片配置在該孔穴中。在升溫或不升溫的情形下以溶劑軟化該基底之先前步驟之後，可以銑削之方式或嵌入一模之方式作出該孔穴。該電子組合件也可被直接冷壓或熱壓到局部變形之該材料內、或可塑以吸收該晶片的體積之一區域中。如同可熱熔基底的情形，該程序之目的在於保持沒有間隙的精確定位，亦即，沒有在該孔穴內移動該組合件之可能性。當然，亦可在一可熱熔的基底中形成用來配置該基底之此種孔穴，其中該基底上的局部加熱可協助將該晶片嵌入並支承在該孔穴中。以不可熱熔的基底所作的測試顯示：使用熱壓該組合件的直接嵌入程序可在晶片的位置上造成基底材料的燃燒，而作出該孔穴。在此種情形中，不再需要形成孔穴的先前步驟。
可根據基底的材料或結構，或根據可用的設備，而提供圖9至14中揭示的數種程序之實施例，亦即：圖9示出提供溶劑而以熱壓法或冷壓法將晶片－導電區段組合件直接嵌入基底(7)的材料之最間單實施例。在某些情形中，為了協助組合件的配置，在基底(7)中形成尺寸略小於或等於晶片(4)的尺寸之一孔穴(15)。孔穴(15)之深度大約相當於晶片(4)的厚度，使包含區段(3,3')的面與基底(7)的表面等高。最好是在以配置裝置(6)配置晶片－導電區段組合件之前的一步驟期間作出該孔穴(15)。配置裝置(6)將該組合件嵌入或插入孔穴(15)，而由於孔穴(15)與晶片(4)在尺寸上的相似，使晶片(4)被保持在孔穴(15)中。為了減少嵌入壓力，亦可以適當的溶劑局部軟化孔穴(15)的周圍。
圖10示出孔穴(15)的尺寸大於晶片(4)的寸且孔穴(15)的深度大約相當於晶片(4)的厚度之情形。在此種情形中，將最好是黏著劑(16)的一材質(例如,可熱熔的、熱硬化的、或紫外線硬化的樹脂、或其他任何適當的黏著劑)施加到孔穴(15)。配置裝置(6)然後將晶片(4)嵌入沿著被散佈且排放到晶片(4)的輪廓留下的剩餘空間之黏著劑材質(16)。此種填充方式可在黏著劑材質(16)硬化之後將該晶片－導電區段組合件保持在一穩定的位置。
圖11示出孔穴(15)的深度小於晶片(4)的厚度且孔穴(15)的尺寸大於晶片(4)的尺寸之情形。配置裝置(6)嵌入該晶片，使晶片(4)的包含區段(3,3')與基底(7)的表面等高。為了確保在基底(7)沒有過度變形下之高度對齊，可在孔穴(15)的高度下(以溶劑或加熱法)將基底(7)軟化，也讓基底(7)的材料被排放到圍繞晶片(4)的剩餘空間。以上述方式填充的該空間可保持該晶片－導電區段組合件保持在孔穴(15)中之位置。
可將該程序之該實施例與前一實施例結合，其方式是將一黏著劑材質(16)加入圖11所示之孔穴中，以便根據該孔穴(15)與晶片(4)間之相對尺寸而完成對該空間之填充。
圖12至14示出以一層被配置在另一層的兩個重疊層(7',7")形成的基底(7)之一實施例。上層(7')包含一開窗(18)(亦即，通過該層(7')的整個厚度之一穿孔)。一般而言,係在配置下層(7")之前，先沖壓該基底的上層(7')，而完成該開窗(18)。開窗(18)的下面與基底(7)的下層(7")閉合，以便形成用來將晶片(4)保持在一準確位置之一孔穴。係在將該電子組合件配置在該孔穴之後的一後續步驟中，完成該基底的這兩層之疊合。
圖12示出開窗(18)的尺寸小於或等於晶片(4)的尺寸且層(7')的厚度等於晶片(4)的厚度之實施例。如同圖9所示之實施例，晶片(4)被嵌入開窗(18)中，且被開窗(18)的壁直接支承。晶片(4)的包含區段(3,3')之面與基底(7)的上層(7')之表面等高。
圖13示出開窗(18)的尺寸大於晶片(4)的尺寸且上層(7')的厚度大約相當於晶片(4)的厚度之實施例。如同圖10所示之實施例，在開窗(18)所形成的孔穴中施加一黏著劑材質(16)，以便在晶片(4)被配置在開窗(18)中且被嵌入黏著劑材質(16)時，該黏著劑材質(16)將填滿圍繞晶片(4)的空間。
亦可以不設有該下方基底的方式提供其中包含該開窗的基底之厚度類似於該晶片的厚度之圖12及13所示之實施例。係以該開窗的邊緣支承該晶片，或以填入該開窗的邊緣與該晶片間之空間的一黏著劑材質支承該晶片。亦可在另外的步驟中將一些補充保護層加入該基底，以便覆蓋該開窗的一面或兩面。
圖14示出基底的上層(7')之厚度小於晶片(4)之厚度且開窗(18)的尺寸大於晶片(4)的尺寸之實施例。在此種情形中，如同圖11所示之實施例，晶片(4)被嵌進通過開窗(18)然後被嵌入基底(7)的下層(7")，且該下層(7")被軟化而沿著晶片(4)的輪廓排放該層(7")的材料(17)。晶片(4)周圍以此種方式被填入之空間可使晶片(4)被支承在開窗(18)中。
與圖10及11所示之實施例類似，可結合圖13及14所示之實施例。可將一黏著劑材質(16)加入圖14所示之孔穴中，以便根據晶片(4)與開窗(18)間之相對尺寸而完成對晶片(4)周圍的剩餘空間之填充。
圖15及16示出以兩層構成的一基底(7)之實施例，其中開窗(18)被切割到基底(7)的下層(7")。配置裝置(6)將晶片(4)與區段(3,3')的組合件嵌入面對下層(7")的開窗(18)之上層(7')。如圖16所示，配置裝置(6)所施加的壓力使上層(7')的已軟化之材料排放到開窗(18)。如同圖9至14所示之實施例，區段(3,3')洗與上層(7')的表面等高。在不容許基底(7)的表面上出現可能妨害晶片(4)與被整合到基底(7)的區段(3,3')的組合件的施加之一凹處或一凸塊的情形下，填滿開窗(18)所需的材料體積也決定了開窗(18)之尺寸以及基底(7)的該等層(7',7")之厚度。
圖17示出根據本發明的程序而執行之一實施例。基底(7)的一部分包含一晶片(4)，該晶片(4)設有接點(5,5')，而每一接點被連接到一導電區段(3,3')的一末端。每一導電區段(3,3')的另一末端被連接到被配置在基底(7)上的導電軌(21,21')。來自該晶片的第一區段(3')經由一第一絕緣區段(20')之上而越過一組導電軌(21)。晶片(4)的第二導電區段(3)被連接到一導電軌(21')的一末端。該導電軌(21')被連接到一第三導電區段(3")，而該第三導電區段(3")經由覆蓋一組導電軌(21)的一第二絕緣區段(20)之上而連接到一遠端導電軌(21')。
這些不同元件(導電區段、絕緣區段、及晶片)的配置程序概述如下：沖壓三個導電區段(3,3',3")，並以配置裝置(6)抓住該等三個導電區段(3,3',3")；沖壓兩個絕緣區段(20,20')，並以配置裝置(6)抓住該等兩個絕緣區段(20,20')；抓住晶片(4)，使該晶片(4)的接點(5,5')面對先前被抓住的導電區段(3,3')之末端，且在將晶片(4)嵌入基底(7)之步驟中，該等接點(5,5')將被連接到該等末端；以及配置在基底(7)上之一預定位置，並嵌入所有被抓住的元件，使包含該等接點的該晶片之面以及該等導電區段及絕緣區段與該基底的表面同高。
2．．．導電材料片
3,3'．．．導電區段
4．．．晶片
5,5'．．．接點
1．．．沖壓模具
6．．．配置裝置
7．．．基底
9．．．絕緣保護片
10,10',11．．．開孔
12,12'．．．絕緣區
13,13'．．．中央絕緣部分
14,14'．．．點
15．．．孔穴
16．．．黏著劑
7'．．．上層
7"．．．下層
18．．．開窗
17．．．材料
21,21'．．．導電軌
20'．．．第一絕緣區段
20．．．第二絕緣區段
3"．．．第三導電區段
若參閱前文中之詳細說明以及以非限制性例子之方式提供的各附圖，將可更易於了解本發明，在該等附圖中：圖1示出自一導電材料片沖壓出一些導電區段、以及支承一晶片及該等導電區段的配置裝置之一透明俯視示意圖。
圖2示出包含該晶片及該等導電區段的電子組合件之一放大斷面圖。
圖3示出基底的一部分之一俯視圖，其中該組合件被配置在該基底上，且被連接到一些印刷導電軌。
圖4示出圖3所示基底的該部分之一放大斷面圖。
圖5示出支承該等導電區段及該晶片的該配置裝置的頭部之一底視示意圖。
圖6示出自設有絕緣區的一導電片沖壓出該等導電區段之一實施例。
圖7示出基底的一部分之一俯視圖，其中設有絕緣區的組合件之導電區段越過及(或)重疊該基底的其他導電軌。
圖8示出基底的一部分之一俯視圖，其中組合件的導電區段較長且設有絕緣區，而該等導電區段被黏著在該基底上並越過該等導電軌。
圖9示出基底的一部分之一放大斷面圖，其中晶片－導電區段組合件被嵌入該基底中。
圖10示出包含尺寸大於晶片的尺寸的一孔穴的一基底的一部分之一放大斷面圖，由於填入剩餘空間的黏著劑而使晶片－導電區段組合件被支承在該孔穴中。
圖11示出包含深度小於晶片的高度的一孔穴的一基底的一部分之一放大斷面圖，而在將該晶片－導電區段組合件嵌入該孔穴期間，基底材料填入剩餘空間。
圖12示出以兩個重疊層形成的基底的一部分之一放大斷面圖，其中上層包含尺寸大約等於晶片的尺寸之一開窗，而該晶片－導電區段組合件被嵌入該開窗中。
圖13示出以兩個重疊層形成的基底的一部分之一放大斷面圖，其中上層包含尺寸大於晶片的尺寸之一開窗，由於填入剩餘空間的黏著劑而使晶片－導電區段組合件被支承在該開窗中。
圖14示出以兩個重疊層形成的基底的一部分之一放大斷面圖，其中厚度小於晶片的高度之上層包含一開窗，而在將該晶片－導電區段組合件嵌入該開窗期間，基底的下層材料填入剩餘空間。
圖15示出以兩個重疊層形成的基底的一部分之一放大斷面圖，其中下層包含一開窗，而該晶片－導電區段組合件被嵌入面對下層的該開窗之上層。
圖16示出圖15所示該部分之斷面圖，其中該晶片－導電區段組合件被嵌入上層，且該層的材料填入下層的開窗。
圖17示出包含一晶片－導電區段組合件的一基底之一部分，其中一些導電區段經由絕緣區段之上而越過導電軌。
2．．．導電材料片
3,3’．．．導電區段
4．．．晶片
5,5’．．．接點
1．．．沖壓模具
6．．．配置裝置

Claims (16)

  1. 一種至少一電子組合件在一基底上之配置方法，該電子組合件包含一晶片，該晶片設置有至少一導電軌區段，其係被連接到該晶片的一面上的一電接點，該方法包含下列步驟：在一導電材料片中形成具有一預定外形之至少一導電軌區段；以一配置裝置僅抓住及支承該導電材料形成的先前形成的該導電軌區段；以支承該導電軌區段的該配置裝置抓住該晶片，使該電子組合件建構於該配置裝置且該導電軌區段的一部分定位於面對或施加在該晶片的一接點；以該配置裝置配置先前建構在相對於該基底的一預定位置的該電子組合件，該晶片及該導電軌區段一起被該配置裝置支承；以及以該配置裝置將該電子組合件嵌入該基底。
  2. 如申請專利範圍第1項之方法，其中將該晶片及該導電軌區段嵌入該基底之該步驟確保該晶片的該接點與該導電軌區段間之電連接。
  3. 如申請專利範圍第1項之方法，其中在將該電子組合件嵌入該基底期間或之後，或在將該電子組合件嵌入該基底之前的一補充步驟期間，係以該配置裝置執行焊接該導電軌區段到該晶片的該接點上的作業。
  4. 如申請專利範圍第3項之方法，其中該補充步 驟包含下列步驟：使用與該配置裝置分離的一焊接裝置將該導電軌區段焊接到該晶片的該等接點，該電子組合件接著被轉移到該配置裝置，以便配置到該基底上並進行嵌入。
  5. 如申請專利範圍第1項之方法，進一步包含下列步驟：在以該配置裝置抓住該晶片之前，先在該晶片的該等接點上施加導電黏著劑。
  6. 如申請專利範圍第1項之方法，進一步包含下列步驟：在將該導電軌區段轉移到該配置裝置之前，先在面對該晶片的該接點之該導電軌區段之末端上施加導電黏著劑。
  7. 如申請專利範圍第1項之方法，其中係藉由切下導電材料片而得到該導電軌區段，並將該導電軌區段轉移到該配置裝置，且該配置裝置支承該導電軌區段。
  8. 如申請專利範圍第1項之方法，其中係自一絕緣薄膜得到一絕緣區段，然後將該絕緣區段轉移到該配置裝置，而該配置裝置將該絕緣區段支承在該導電軌區段上，該絕緣區段在該導電軌區段上形成了一絕緣區。
  9. 如申請專利範圍第1項之方法，其中在該抓住步驟期間，該晶片之設置有該接點的該面被導向該配置裝置，且其中係以面對被該配置裝置支承的該導電軌區段的一末端之方式配置該接點。
  10. 如申請專利範圍第1項之方法，其中係以使設置有該等接點的該晶片之表面與該基底的表面等高之方式 配置該組合件，且其中該導電軌區段被施加在該基底的該表面上。
  11. 如申請專利範圍第7項之方法，其中該導電材料片包含被施加在該導電材料片的下面之一絕緣薄膜。
  12. 如申請專利範圍第11項之方法，其中係自該片得到該導電軌區段，以便在該導電軌區段將被施加到該基底之下面的中央部分上設置一絕緣區，並自該絕緣區鬆開該導電軌區段的末端。
  13. 如申請專利範圍第11項之方法，其中係以黏著劑覆蓋該絕緣薄膜。
  14. 如申請專利範圍第13項之方法，其中在將該組合件配置在該基底期間，該配置裝置在位於面對該絕緣區的一些點上將該導電軌區段加熱，而造成該黏著劑的活化以及將該導電軌區段支承在該基底上。
  15. 如申請專利範圍第1項之方法，進一步包含在該基底中形成用來嵌入該電子組合件的該晶片之一孔穴之一預備步驟。
  16. 如申請專利範圍第15項之方法，進一步包含下列步驟：在將該晶片嵌入該孔穴之前，軟化在該孔穴的高度上之該基底，以使載有該等導電軌區段的該晶片之面與該基底的表面等高，該孔穴的尺寸與該晶片的尺寸相同，且該孔穴的深度大約相當於該晶片的厚度。
TW95103169A 2005-02-01 2006-01-26 電子模組於基底上之配置方法及該方法製造的裝置 TWI420606B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP05100694A EP1686512A1 (fr) 2005-02-01 2005-02-01 Procédé de placement d'un ensemble électronique sur un substrat et dispositif de placement d'un tel ensemble

Publications (2)

Publication Number Publication Date
TW200711008A TW200711008A (en) 2007-03-16
TWI420606B true TWI420606B (zh) 2013-12-21

Family

ID=34938618

Family Applications (1)

Application Number Title Priority Date Filing Date
TW95103169A TWI420606B (zh) 2005-02-01 2006-01-26 電子模組於基底上之配置方法及該方法製造的裝置

Country Status (4)

Country Link
EP (1) EP1686512A1 (zh)
AR (1) AR052369A1 (zh)
MY (1) MY149176A (zh)
TW (1) TWI420606B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2925969B1 (fr) * 2007-12-26 2010-01-22 Datacard Corp Procede et dispositif d'encartage d'un module ou puce.

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406699A (en) * 1992-09-18 1995-04-18 Matsushita Electric Industrial Co., Ltd. Method of manufacturing an electronics package
JP2001057408A (ja) * 1999-06-09 2001-02-27 Matsushita Electric Ind Co Ltd パワーモジュールとその製造方法
US6462284B1 (en) * 1998-07-01 2002-10-08 Seiko Epson Corporation Semiconductor device and method of manufacture thereof
US20030064544A1 (en) * 2000-04-04 2003-04-03 Erik Heinemann Method for producing laminated smart cards
US20030180986A1 (en) * 2002-03-06 2003-09-25 Kazuhiro Iizuka Semiconductor device manufacturing method using ultrasonic flip chip bonding technique

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2701139B1 (fr) * 1993-02-01 1995-04-21 Solaic Sa Procédé pour l'implantation d'un micro-circuit sur un corps de carte intelligente et/ou à mémoire, et carte comportant un micro-circuit ainsi implanté.
DE10136359C2 (de) * 2001-07-26 2003-06-12 Muehlbauer Ag Verfahren zum Verbinden von Mikrochipmodulen mit auf einem ersten Trägerband angeordneten Antennen zum Herstellen eines Transponders

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406699A (en) * 1992-09-18 1995-04-18 Matsushita Electric Industrial Co., Ltd. Method of manufacturing an electronics package
US6462284B1 (en) * 1998-07-01 2002-10-08 Seiko Epson Corporation Semiconductor device and method of manufacture thereof
JP2001057408A (ja) * 1999-06-09 2001-02-27 Matsushita Electric Ind Co Ltd パワーモジュールとその製造方法
US20030064544A1 (en) * 2000-04-04 2003-04-03 Erik Heinemann Method for producing laminated smart cards
US20030180986A1 (en) * 2002-03-06 2003-09-25 Kazuhiro Iizuka Semiconductor device manufacturing method using ultrasonic flip chip bonding technique

Also Published As

Publication number Publication date
AR052369A1 (es) 2007-03-14
TW200711008A (en) 2007-03-16
EP1686512A1 (fr) 2006-08-02
MY149176A (en) 2013-07-31

Similar Documents

Publication Publication Date Title
KR101145535B1 (ko) 기판에 전자 조립품을 적용하는 방법 및 전자 조립품을적용하는 장치
US6406990B1 (en) Method of mounting a semiconductor chip, circuit board for flip-chip connection and method of manufacturing the same, electromagnetic wave readable data carrier and method of manufacturing the same, and electronic component module for an electromagnetic wave readable data carrier
JP4969113B2 (ja) 回路装置の製造方法
JP5029597B2 (ja) カード型記録媒体およびカード型記録媒体の製造方法
US7621043B2 (en) Device for making an in-mold circuit
US7276436B2 (en) Manufacturing method for electronic component module and electromagnetically readable data carrier
US10592796B2 (en) Chip card manufacturing method, and chip card obtained by said method
US20200034679A1 (en) Methods of Fabrication of Chip Cards and of Chip Card Antenna Supports
TWI420606B (zh) 電子模組於基底上之配置方法及該方法製造的裝置
US8119458B2 (en) Placement method of an electronic module on a substrate
KR20070055606A (ko) 전기 또는 전자기계 장치의 마이크로 패키징 방법 및마이크로 패키지
JP4288026B2 (ja) 装着ツール及びｉｃチップの装着方法
EP2053548B1 (en) RFID tag and manufacturing method thereof
TW202248903A (zh) 製造智慧卡
JP2003203946A (ja) 半導体チップの実装方法
KR101103186B1 (ko) 전자 인터페이스 장치 및 방법, 및 그 제조 시스템
JP2005078495A (ja) 非接触ｉｃタグの製造方法
JP2003085507A (ja) 外部端子付ｉｃカードの製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees