TWI418005B - 非對稱式導線架之多晶片堆疊封裝結構 - Google Patents

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Description

非對稱式導線架之多晶片堆疊封裝結構
本發明係有關一種晶片封裝技術，特別是關於一種非對稱式導線架之多晶片堆疊封裝結構。
為了提高封裝積集度，半導體封裝製程多朝向三度空間的封裝，以最少的面積來達到較高的密度或是記憶體的容量，晶片堆疊是常見的方法。
圖1揭露一種以非對稱式導線架為基底之多晶片堆疊封裝結構。如圖1所示，導線架具有較長的複數個第一引腳110與較短的複數個第二引腳112。晶片120堆疊於較長的第一引腳110上，晶片120上可設置控制晶片130與中介基板層132等。封裝材料140會包覆晶片120與其上的控制晶片130與中介基板層132等，以及部分的第一引腳110與第二引腳112並暴露出部分作為連接其他界面之引腳。
然而，由於晶片堆疊導致封裝結構中之上下模的封裝材料體積不同，於封膠後因上下模應力不均容易導致翹曲產生，如何改善翹曲問題與提高產品良率實為一重要課題。
為了解決上述問題，本發明目的之一係提供一種非對稱式導線架之多晶片堆疊封裝結構，利用設置矽晶間隙層用以平衡上下模之封裝材料達到減少上下模的應力變異進而改善翹曲現象。
為了達到上述目的，本發明一實施例之一種非對稱式導線架之多晶片堆疊封裝結構，係包括：一導線架，係具有複數個第一引腳與複數個第二引腳，其中第一引腳係較長於第二引腳；複數個晶片，係堆疊設置於第一引腳上；一矽晶間隙層，係設置於晶片之頂部上並朝向第二引腳方向延伸凸出晶片周緣；一控制晶片，係設置於晶片上；以及一封裝材料，係包覆晶片、矽晶間隙層以及第一引腳與第二引腳之部分。
以下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
圖2所示為根據本發明一實施例之非對稱式導線架之多晶片堆疊封裝結構的剖面示意圖。於本實施例中，此多晶片堆疊封裝結構係包括：一導線架；複數個晶片20；一矽晶間隙(silicon spacer)層34；以及一封裝材料40。其中，導線架具有複數個第一引腳10與複數個第二引腳12且第一引腳10係較長於第二引腳12。
接續上述說明，晶片20係堆疊設置於較長的第一引腳上10。其中，晶片20可為記憶體晶片。矽晶間隙層34係設置於晶片20之頂部上並朝向第二引腳12方向延伸凸出晶片20周緣。封裝材料40則包覆晶片20、矽晶間隙層34以及部分之第一引腳10與第二引腳12。
如此，矽晶間隙層34會朝向封裝材料40較空曠處延伸，可有效使上下模之封裝材料40達到結構的平衡，避免封膠(M/D)後因應力不均而翹曲。
於一實施例中，一控制晶片30與一中介基板層32設置於晶片20上，如圖2所示。於一實施例中，一被動元件(圖上未示)可設置於晶片20或中介基板層32上。
於一實施例中，控制晶片30亦可直接設置於中介基板層32上。於上述說明中，無論被動元件或控制晶片30係與中介基板層32電性連接。而中介基板層32則可與第一引腳10及/或第二引腳12電性連接。
繼續參照圖2，一實施例中，至少一黏著層36設置於第一引腳10設置晶片20之另側。於一實施例中，晶片20係為垂直疊置。又，請參照圖3，於一實施例中，晶片20亦可為傾斜疊置。
本發明利用設置矽晶間隙層用以平衡上下模之封裝材料，可有效達到減少上下模的應力變異，進而改善翹曲現象。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟習此項技藝之人士能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
10．．．第一引腳
12．．．第二引腳
20．．．晶片
30．．．控制晶片
32．．．中介基板層
34．．．矽晶間隙層
36．．．黏著層
40．．．封裝材料
110．．．引腳
112．．．引腳
120．．．晶片
130．．．控制晶片
132．．．中介基板層
140．．．封裝材料
圖1所示為習知非對稱式導線架之多晶片封裝結構之示意圖。
圖2所示為根據本發明一實施例之示意圖。
圖3所示為根據本發明一實施例之示意圖。
10．．．第一引腳
12．．．第二引腳
20．．．晶片
30．．．控制晶片
32．．．中介基板層
34．．．矽晶間隙層
36．．．黏著層
40．．．封裝材料

Claims (8)

  1. 一種非對稱式導線架之多晶片堆疊封裝結構，係包含：一導線架，係具有複數個第一引腳與複數個第二引腳，其中該些第一引腳係較長於該些第二引腳；複數個晶片，係堆疊設置於該些第一引腳上；一矽晶間隙層，係設置於該些晶片之頂部上並朝向該些第二引腳方向延伸凸出該晶片周緣；一控制晶片，係設置於該晶片上；以及一封裝材料，係包覆該些晶片、該控制晶片、該矽晶間隙層以及該些第一引腳與該些第二引腳之部分。
  2. 如請求項1所述之非對稱式導線架之多晶片堆疊封裝結構，更包含一中介基板層設置於該晶片上。
  3. 如請求項2所述之非對稱式導線架之多晶片堆疊封裝結構，更包含至少一被動元件設置於該中介基板層上。
  4. 如請求項2所述之非對稱式導線架之多晶片堆疊封裝結構，更包含一控制晶片設置於該中介基板層上。
  5. 如請求項1所述之非對稱式導線架之多晶片堆疊封裝結構，更包含至少一被動元件設置於該晶片上。
  6. 如請求項1所述之非對稱式導線架之多晶片堆疊封裝結構，更包含至少一黏著層設置於該些第一引腳設置該些晶片之另側。
  7. 如請求項1所述之非對稱式導線架之多晶片堆疊封裝結構，其中該些晶片係為垂直疊置。
  8. 如請求項1所述之非對稱式導線架之多晶片堆疊封裝結構，其中該些晶片係為傾斜疊置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200816413A (en) * 2006-09-28 2008-04-01 Powertech Technology Inc IC package with non-central chip attachment to prevent warpage
TW200822326A (en) * 2006-11-02 2008-05-16 Powertech Technology Inc IC package encapsulating a chip under asymmetric single-side leads
TW200843062A (en) * 2007-04-30 2008-11-01 Alpha & Omega Semiconductor Semiconductor package having dimpled plate interconnections

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