TWI415475B - 圖像處理裝置及圖像處理方法 - Google Patents

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TWI415475B TW100101795A TW100101795A TWI415475B TW I415475 B TWI415475 B TW I415475B TW 100101795 A TW100101795 A TW 100101795A TW 100101795 A TW100101795 A TW 100101795A TW I415475 B TWI415475 B TW I415475B
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Description

圖像處理裝置及圖像處理方法
本發明揭露之實施例係有關於處理圖像資料，且特別有關於可交替地將壓縮資料寫入至訊框緩衝器並從訊框緩衝器讀取緩衝資料之圖像處理裝置及圖像處理方法。
資料壓縮通常用於減少儲存於儲存設備的資料的數量。舉例而言，對於應用到液晶顯示器(liquid crystal display，以下簡稱為LCD)面板的超速(overdrive)技術，其藉由增加用於使液晶單元改變其狀態的驅動電壓，人為地提高響應時間。一個液晶單元(即一個像素)的超速電壓藉由當前訊框中之像素值與先前訊框中之像素值決定。因此，先前訊框之圖像資料必須被記錄至訊框緩衝器之中以用於後續操作。於一般情況下，先前訊框之圖像資料將於被儲存至訊框緩衝器中之前被壓縮，以及先前訊框之壓縮資料將從訊框緩衝器讀取並解壓縮以產生先前訊框之恢復的圖像資料。然而，於可變位元率(variable bit rate)應用中，當前訊框之壓縮位元率與先前訊框之解壓縮位元率通常不同，以及若僅採用一個訊框緩衝器則可能造成讀取/寫入溢出(overflow)。為解決讀取/寫入溢出問題，一種使用兩個訊框緩衝器的傳統設計的替代方案被提出。亦即，當一個訊框緩衝器正記錄當前訊框之壓縮資料時，另一訊框緩衝器輸出緩衝的先前訊框之壓縮資料。然而，因需要兩個訊框緩衝器，故其並非經濟有效(cost-effective)的 解決方案。
根據上文所述，需要可高效將壓縮資料記錄至訊框緩衝器並從訊框緩衝器讀取緩衝的壓縮資料且不增加訊框緩衝器的成本之圖像處理裝置及圖像處理方法。
有鑑於此，特提供以下技術方案：本發明實施例提供一種圖像處理裝置，用於處理多個連續訊框，多個訊框中之每一者被劃分為多個水平線組，多個水平線組中之每一者具有至少一水平線，圖像處理裝置包含：第一處理電路，用於分別處理每一訊框中之多個水平線組以產生多個處理結果，其中，第一處理結果藉由處理第一訊框之第一水平線組產生，第二處理結果藉由處理先於第一訊框之第二訊框之第二水平線組產生，以及第一處理電路於接收包含於第二水平線組中之具有與前導水平線之線序列號相等之線序列號之後續水平線之前，接收包含於第一水平線組中之最後水平線；以及儲存系統，包含：訊框緩衝器；寫入電路，耦接於第一處理電路與訊框緩衝器之間，用於緩衝第一處理結果並將第一處理結果儲存至訊框緩衝器之中，以及用於將第二處理結果儲存至訊框緩衝器之中；讀取電路，耦接於訊框緩衝器，用於從訊框緩衝器讀取第二處理結果；以及時序控制器，耦接於寫入電路與訊框緩衝器，用於控制寫入電路於第一時間點開始將第一處理結果儲存至訊框緩衝器之中，其中第一時間點不在第一處理電路完成接收第一水平線組之時間點之 前，以及時序控制器用於控制讀取電路於第二時間點開始從訊框緩衝器讀取第二處理結果，其中第二時間點在第一處理電路完成接收第一水平線組之時間點之前。
本發明實施例另提供一種圖像處理方法，用於處理多個連續訊框，多個訊框中之每一者被劃分為多個水平線組，多個水平線組中之每一者具有至少一水平線，圖像處理方法包含：分別對每一訊框中之多個水平線組執行資料處理操作以產生多個處理結果，其中，第一處理結果藉由處理第一訊框之第一水平線組產生，第二處理結果藉由處理先於第一訊框之第二訊框之第二水平線組產生，以及資料處理操作於接收包含於第二水平線組中之具有與前導水平線之線序列號相等之線序列號之後續水平線之前，接收包含於第一水平線組中之最後水平線；以及將第二處理結果儲存至訊框緩衝器之中；於第二時間點從訊框緩衝器讀取第二處理結果，其中第二時間點在資料處理操作完成接收第一水平線組之時間點之前；緩衝第一處理結果並將第一處理結果儲存至訊框緩衝器之中，其中將第一處理結果儲存至訊框緩衝器之中在第一時間點開始，其中第一時間點不在資料處理操作完成接收第一水平線組之時間點之前。
本發明實施例另提供一種圖像處理裝置，用於處理多個連續訊框，多個訊框中之每一者被劃分為多個水平線組，多個水平線組中之每一者具有至少一水平線，圖像處理裝置包含：第一處理電路，用於分別處理每一訊框中之多個水平線組以產生多個處理結果，其中，第 一處理結果藉由處理第一訊框之第一水平線組產生，第二處理結果藉由處理先於第一訊框之第二訊框之第二水平線組產生，以及包含於第一水平線組中之前導水平線之線序列號與包含於第二水平線組中之前導水平線之線序列號相同；以及儲存系統，包含：訊框緩衝器；寫入電路，耦接於第一處理電路與訊框緩衝器之間，用於緩衝第一處理結果並將第一處理結果儲存至訊框緩衝器之中，以及用於將第二處理結果儲存至訊框緩衝器之中；讀取電路，耦接於訊框緩衝器，用於從訊框緩衝器讀取第二處理結果；以及時序控制器，耦接於寫入電路與訊框緩衝器，用於控制寫入電路於第一時間點開始將第一處理結果儲存至訊框緩衝器之中，其中第一時間點不在第一處理電路完成接收第一水平線組之時間點之前，以及時序控制器用於控制讀取電路於第二時間點開始從訊框緩衝器讀取第二處理結果，其中第二時間點在第一處理電路開始接收第一水平線組之時間點之前。
本發明實施例另提供一種圖像處理方法，用於處理多個連續訊框，多個訊框中之每一者被劃分為多個水平線組，多個水平線組中之每一者具有至少一水平線，圖像處理方法包含：分別對每一訊框中之多個水平線組執行資料處理操作以產生多個處理結果，其中，第一處理結果藉由處理第一訊框之第一水平線組產生，第二處理結果藉由處理先於第一訊框之第二訊框之第二水平線組產生，以及包含於第一水平線組中之前導水平線之線序列號與包含於第二水平線組中之前導水平線之線序列號相同；以及將第二處理結果儲存至訊框緩衝器之中；於第二時間點從訊框緩衝器讀取第二處理結果，其中第二時間點在資 料處理操作開始接收第一水平線組之時間點之前；緩衝第一處理結果並將第一處理結果儲存至訊框緩衝器之中，其中將第一處理結果儲存至訊框緩衝器之中在第一時間點開始，其中第一時間點不在資料處理操作完成接收第一水平線組之時間點之前。
以上所述之圖像處理裝置及圖像處理方法，將寫入操作與讀取操作之適當時序控制應用至單一訊框緩衝器，可避免或減少不受歡迎的讀取/寫入溢出。
於說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。於通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
本發明之概念係將當前訊框之壓縮資料交替地寫入至訊框緩衝器之中並從訊框緩衝器讀取緩衝的先前訊框之壓縮資料。因僅採用一個訊框緩衝器用於緩衝壓縮的圖像資料，故訊框緩衝器可藉由廉價的記 憶體晶片實現。這樣，壓縮的圖像資料之期望緩衝性能可於不增加訊框緩衝器成本之條件下得到保持(retain)。更確切而言，將寫入操作與讀取操作之適當時序控制應用至特定應用中(例如超速應用)所採用的單一訊框緩衝器，可避免或減少不受歡迎的讀取/寫入溢出。具體細節將於下文描述。
請參考第1圖，第1圖係根據本發明之第一實施例之圖像處理裝置之方塊圖。於本實施例中，圖像處理裝置100包含第一處理電路102與儲存系統104，其中儲存系統104包含但不限於，訊框緩衝器106、寫入電路108、讀取電路110、以及時序控制器112。圖像處理裝置100用於處理多個連續訊框(即時間上相鄰的訊框)。每一訊框被劃分為多個水平線組，以及根據實際設計考慮每一水平線組可具有一個或多個水平線。於第2圖中，出於說明之目的，顯示第一訊框202與先於第一訊框202之第二訊框204。作為範例而並非限定，第一訊框202為當前訊框，其部分資料正在由第一處理電路102處理，以及第二訊框204為先前訊框，其所有資料已經由第一處理電路102處理。如第2圖之範例所示，每一訊框被劃分為六個水平線組G11-G16/G21-G26，每一水平線組具有兩條水平線。以第一訊框202之水平線組G13作為範例，其包含由線序列號L4與L5作為索引之水平線。因第二訊框204之水平線組G23與第一訊框202之水平線組G13位於訊框中之相同位置(即水平線組G13與水平線組G23於不同訊框202與204中重合(co-locate))，故第二訊框204之水平線組G23將包含由相同線序列號L4與L5作為索引之水平線。請注意，每一訊框之水平線組之數目 以及每一水平線組之水平線之數目僅用於說明之目的。舉例而言，於一般設計中，每一水平線組包含N條水平線，其中N可為任意正整數。
第一處理電路102處理每一訊框中之水平線組以分別產生多個處理結果。因此，第一處理結果藉由處理第一訊框之第一水平線組產生，以及第二處理結果藉由處理先於第一訊框之第二訊框之第二水平線組產生。舉例而言，第一處理結果PR11、...、PR16藉由處理第一訊框之第一水平線組(例如第2圖中所示之第一訊框202之水平線組G11、...、G16)順序產生，以及第二處理結果PR21、...、PR26藉由處理第二訊框之第二水平線組(例如第2圖中所示之第二訊框204之水平線組G21、...、G26)順序產生。因此，因第一處理電路102順序處理連續訊框中之水平線組，故第一處理電路102於接收包含於第二水平線組中之具有與前導水平線之線序列號相等之線序列號之後續水平線(例如水平線組G22中之由線序列號L2索引之水平線)之前，接收包含於第一水平線組中之最後水平線(例如水平線組G11中之由線序列號L1索引之水平線)。
對於儲存系統104，寫入電路108耦接於第一處理電路102與訊框緩衝器106之間，作為用於將每一從第一處理電路102產生之處理結果儲存至訊框緩衝器106中之寫入介面。舉例而言，於本實施例中，寫入電路108具有實施於其中的緩衝器109，用於逐個緩衝第一處理結果PR11、...、PR16，然後將第一處理結果PR11、...、PR16逐個儲存至訊框緩衝器106。讀取電路110耦接於訊框緩衝器106，作為用於讀 取每一被寫入電路108儲存至訊框緩衝器106中之緩衝的處理結果之讀取介面。舉例而言，讀取電路110從訊框緩衝器106讀取預先由寫入電路108儲存至訊框緩衝器106中之第二處理結果PR21、...、PR26之每一者。
時序控制器112耦接於寫入電路108與讀取電路110，並用於控制寫入時序與讀取時序。舉例而言，時序控制器112控制寫入電路108於第一時間點開始將第一處理結果(例如PR11)儲存至訊框緩衝器106之中，其中第一時間點不在第一處理電路102完成接收第一水平線組(例如G11)之時間點之前；另外，時序控制器112用於控制讀取電路110於第二時間點開始從訊框緩衝器106讀取第二處理結果(例如PR22)，其中第二時間點在第一處理電路102完成接收第一水平線組(例如G11)之時間點之前。於一示例設計中，第一時間點係第一處理電路102完成接收第一水平線組之時間點，第二時間點係第一處理電路102完成接收第一水平線組之一半之時間點。然而，上述描述僅用於說明之目的，並非作為本發明之限定。
請結合第3圖參考第2圖，第2圖係第一訊框與先於第一訊框的第二訊框之示意圖。第3圖係分別由第1圖中所示之寫入電路108與讀取電路110執行之寫入操作與讀取操作之時序圖。如第3圖所示，一個垂直空白區間(vertical blanking interval，以下簡稱為VBI)緊挨著(immediately)且領先於線序列號L0索引之前導水平線，以及另一VBI緊挨著且跟隨線序列號L11索引之最後水平線。時序控制器112 交替地控制寫入電路108與讀取電路110，以將當前訊框之處理結果(例如第一處理結果PR11、...、R15之每一者)寫入至訊框緩衝器106之中，以及從訊框緩衝器106讀取緩衝的先前訊框之處理結果(例如第二處理結果PR22、...、R26之每一者)，從而避免或減少不希望的讀取/寫入溢出。舉例而言，於第一處理電路102完成接收當前訊框之第一水平線組之前，寫入電路108將當前訊框之第一水平線組之第一處理結果之任意資料緩衝至緩衝器109之中，以及讀取電路110被致能以從訊框緩衝器106讀取先前訊框之第二水平線組之第二處理結果。於第一處理電路102完成接收當前訊框之第一水平線組之後，第二處理結果已經從訊框緩衝器106讀取；此外，第一處理結果已經獲得並緩衝於寫入電路108之緩衝器109之中。因此，寫入電路108被致能以開始將第一處理結果儲存至訊框緩衝器106之中。如第3圖所示，讀取電路110於時間點T2開始讀取第二處理結果PR22，寫入電路108於時間點T3開始儲存第一處理結果PR11，其中時間點T2在時間點T3之前；讀取電路110於時間點T4開始讀取第二處理結果PR23，寫入電路108於時間點T5開始儲存第一處理結果PR12，其中時間點T4在時間點T5之前；讀取電路110於時間點T6開始讀取第二處理結果PR24，寫入電路108於時間點T7開始儲存第一處理結果PR13，其中時間點T6在時間點T7之前；讀取電路110於時間點T8開始讀取第二處理結果PR25，寫入電路108於時間點T9開始儲存第一處理結果PR14，其中時間點T8在時間點T9之前；讀取電路110於時間點T10開始讀取第二處理結果PR26，寫入電路108於時間點T11開始儲存第一處理結果PR15，其中時間點T10在時間點T11之前。請注意，如第 3圖所示，讀取時間點與相鄰寫入時間點之間的每一區間等於用於接收水平線組之一半(例如本實施例中的一條水平線)的時間週期。
另外，對於當前訊框中之第一水平線組之第一處理結果，其中包含於第一水平線組中之前導水平線之線序列號等於包含於先前訊框之第二水平線組中之前導水平線之線序列號，時序控制器112控制寫入電路108於第一時間點開始將第一處理結果儲存至訊框緩衝器106之中，其中第一時間點不在第一處理電路102完成接收第一水平線組之時間點之前，以及時序控制器112控制讀取電路110於第二時間點開始從訊框緩衝器106讀取第二處理結果，其中第二時間點在第一處理電路102開始接收第一水平線組之時間點之前。如第3圖所示，讀取電路110於時間點T0開始讀取第二處理結果PR21，第一處理電路102於時間點T1開始接收第一水平線組G11，以及當第一處理電路102於時間點T3完成接收第一水平線組G11時寫入電路108開始儲存第一處理結果PR11，其中時間點T0在時間點T1之前；讀取電路110於時間點T2開始讀取第二處理結果PR22，第一處理電路102於時間點T3開始接收第一水平線組G12，以及當第一處理電路102於時間點T5完成接收第一水平線組G11時寫入電路108開始儲存第一處理結果PR12，其中時間點T2在時間點T3之前；等等。換而言之，位於先前訊框中之特定位置之水平線組之處理結果之讀取時間點與位於當前訊框中之相同特定位置之水平線組之處理結果之寫入時間點之間的區間不小於用於接收一個水平線組所需的時間週期。
優選地，時序控制器112控制寫入電路108與讀取電路110之操作時序以避免於從訊框緩衝器106讀取處理結果之讀取操作仍進行的同時，將處理結果寫入至訊框緩衝器106中之寫入操作被致能。這樣，因寫入電路108與讀取電路110不會同時訪問訊框緩衝器106，故可降低訊框緩衝器106之頻寬需求。
考慮一示例訊框緩衝器設計，寫入電路108可將從第一處理電路102產生之處理結果順序寫入至訊框緩衝器106之連續實體地址中。舉例而言，如第4圖所示，第一訊框202中之水平線組G11、...、G16之第一處理結果PR11、...、PR16被逐個儲存於訊框緩衝器106之中，其中第一處理結果PR11、...、PR16佔據的儲存區域之實體地址係連續的。於本發明之替代訊框緩衝器設計中，訊框緩衝器106之儲存空間被劃分為多個預定儲存區域，其中預定儲存區域之總數量等於每一訊框中之水平線組之總數量。更確切而言，預定儲存區域專用於儲存每一訊框中之對應水平線組之處理結果。因此寫入電路108被配置為將每一訊框中之水平線組之處理結果分別儲存至預定儲存區域之中。舉例而言，於每一訊框具有六個水平線組之狀況下，訊框緩衝器106之儲存空間被劃分為六個預定儲存區域SA1-SA6，如第5圖所示。請注意，預定儲存區域SA1-SA6之大小不必相同。舉例而言，專用於緩衝每一訊框中之特定水平線組之處理結果之預定儲存區域之大小可根據從第一處理電路102產生之處理結果之估計的最大資料大小來設置。可從第5圖中看出，第一訊框202中之水平線組G11、...、G16之第一處理結果PR11、...、PR16需要被分別儲存於預定儲存區域SA1-SA6 之中。這樣，第一處理結果PR11、...、PR16佔據的儲存區域之實體地址不必係連續的。換而言之，儲存於訊框緩衝器106中之兩個相鄰處理結果之間可存在空閒空間。因此，所述訊框緩衝器配置可進一步幫助避免不希望的讀取/寫入溢出。
於第1圖中所示之上述實施例中，讀取電路110可將從訊框緩衝器106讀取之處理結果提供給另一處理電路用於進一步的資料處理。第6圖係根據本發明之第二實施例之圖像處理裝置之方塊圖。於本實施例中，圖像處理裝置600包含上文所述之第一處理電路102、第二處理電路602、以及儲存系統604，其中儲存系統604包含上文所述之訊框緩衝器106、寫入電路108以及時序控制器112，其中讀取電路610具有實現於其中的緩衝器611。讀取電路610之操作與讀取電路110之操作類似，它們之間的主要區別在於，讀取電路610具有可暫時儲存從訊框緩衝器106讀取的緩衝的處理結果之資料緩衝能力，然後以適當時序將暫時儲存的處理結果輸出至後續第二處理電路602。本領域悉知技藝者於閱讀上文關於第1圖中所示之儲存系統104之段落後可容易理解儲存系統604之操作，故為簡潔起見進一步描述不再贅述。
第二處理電路602耦接於讀取電路610，用於執行對應於第一處理電路102執行的資料處理操作之反向資料處理操作。作為範例而並非限定，第一處理電路102可係壓縮電路/編碼電路/加密電路，以及第二處理電路602可係解壓縮電路/解碼電路/解密電路。於第一處理電路 為壓縮電路且第二處理電路為解壓縮電路之狀況下，圖像處理裝置可被用於LCD面板之超速應用採用。
請參考第7圖，第7圖係根據本發明之第三實施例之圖像處理裝置之方塊圖。於本實施例中，圖像處理裝置700包含但不限於壓縮電路702、儲存系統704、解壓縮電路706、以及超速查找表(lookup table，以下簡稱為LUT)708，其中儲存系統704包含時序控制器712與上文所述之訊框緩衝器106、寫入電路108以及讀取電路610。時序控制器712之操作與時序控制器112之操作類似，它們之間的主要區別在於，時序控制器712更控制解壓縮電路706之操作時序。如第7圖所示，壓縮電路702用於壓縮每一訊框中之水平線組以分別產生處理結果(即壓縮結果)。因此儲存系統704將當前訊框之每一壓縮結果交替地儲存至訊框緩衝器106之中，以及從訊框緩衝器106讀取先前訊框之每一壓縮結果。於從讀取電路610接收先前訊框中之水平線組之每一壓縮結果之後，解壓縮電路706將壓縮結果解壓縮以產生先前訊框之恢復的水平線組。對解壓縮電路706應用適當的時序控制，當圖像處理裝置700接收當前訊框之新進的(incoming)水平線組時，先前訊框之恢復的水平線組被送入超速LUT 708，其中先前訊框之恢復的水平線組與當前訊框之新進的水平線組對應於訊框中的相同位置(即恢復的水平線組與新進的水平線組於不同訊框中重合)。舉例而言，恢復的水平線組從解壓縮第2圖中所示之第二訊框204之水平線組G22之壓縮結果獲得，而當前訊框之新進的水平線組係第2圖中所示之第一訊框202之水平線組G12。接著，根據先前訊框之恢復的水平線組 與當前訊框之新進的水平線組提供的像素資訊，超速LUT 708決定當前訊框之新進的水平線組中之像素之超速電壓。
上述圖像處理裝置可被用於LCD面板之超速應用採用，以儲存先前訊框之壓縮的圖像資料，從而減小訊框緩衝器的緩衝器大小。而採用圖像處理裝置100、600、與700的任意應用皆屬於本發明之範躊。
請參考第8圖，第8圖係根據本發明之一概括的圖像處理方法之流程圖。概括的圖像處理方法可被圖像處理裝置100、600、與700採用。假定結果大致上相同，下述步驟不必按照第8圖中所示之順序執行。示例圖像處理方法可概括如下：步驟800：對第二訊框之第二水平線組執行資料處理操作(例如壓縮操作)以產生第二處理結果，其中第二訊框(例如先前訊框)先於第一訊框(例如當前訊框)。
步驟802：將第二處理結果儲存至訊框緩衝器之中。於一實現中，訊框緩衝器之儲存空間被劃分為多個預定儲存區域。
步驟804：對第一訊框之第一水平線組執行資料處理操作以產生第一處理結果，其中資料處理操作於接收包含於第二水平線組中之具有與前導水平線之線序列號相等之線序列號之後續水平線之前，接收包含於第一水平線組中之最後水平線。
步驟806：於第二時間點從訊框緩衝器讀取第二處理結果，其中第二時間點在資料處理操作完成接收第一水平線組之時間點之前。
步驟808：緩衝第一處理結果並將第一處理結果儲存至訊框緩衝 器之中，其中將第一處理結果儲存至訊框緩衝器之中在第一時間點開始，其中第一時間點不在資料處理操作完成接收第一水平線組之時間點之前。
請參考第9圖，第9圖係根據本發明之另一概括的圖像處理方法之流程圖。概括的圖像處理方法可被圖像處理裝置100、600、與700採用。假定結果大致上相同，下述步驟不必按照第9圖中所示之順序執行。示例圖像處理方法可概括如下：步驟900：對第二訊框之第二水平線組執行資料處理操作(例如壓縮操作)以產生第二處理結果，其中第二訊框(例如先前訊框)先於第一訊框(例如當前訊框)。
步驟902：將第二處理結果儲存至訊框緩衝器之中。於一實現中，訊框緩衝器之儲存空間被劃分為多個預定儲存區域。
步驟904：於第二時間點從訊框緩衝器讀取第二處理結果，其中第二時間點在資料處理操作開始接收第一水平線組之時間點之前，其中包含於第一水平線組中之前導水平線之線序列號與包含於第二水平線組中之前導水平線之線序列號相同。
步驟906：對第一訊框之第一水平線組執行資料處理操作以產生第一處理結果。
步驟908：緩衝第一處理結果並將第一處理結果儲存至訊框緩衝器之中，其中將第一處理結果儲存至訊框緩衝器之中在第一時間點開始，其中第一時間點不在資料處理操作完成接收第一水平線組之時間點之前。
本領域悉知技藝者於閱讀上文關於圖像處理裝置之段落後可容易理解第8圖與第9圖中所示之步驟之具體操作，故為簡潔起見進一步描述不再贅述。
以上所述僅為本發明之較佳實施例，舉凡熟悉本案之人士援依本發明之精神所做之等效變化與修飾，皆應涵蓋於後附之申請專利範圍內。
100、600、700‧‧‧圖像處理裝置
102‧‧‧第一處理電路
104、604、704‧‧‧儲存系統
106‧‧‧訊框緩衝器
108‧‧‧寫入電路
109、611‧‧‧緩衝器
110、610‧‧‧讀取電路
112、712‧‧‧時序控制器
202‧‧‧第一訊框
204‧‧‧第二訊框
602‧‧‧第二處理電路
702‧‧‧壓縮電路
706‧‧‧解壓縮電路
708‧‧‧超速LUT
800~808、900~908‧‧‧步驟
第1圖係根據本發明之第一實施例之圖像處理裝置之方塊圖。
第2圖係第一訊框與先於第一訊框的第二訊框之示意圖。
第3圖係分別由第1圖中所示之寫入電路與讀取電路執行之寫入操作與讀取操作之時序圖。
第4圖係第1圖中所示之訊框緩衝器之一示例訊框緩衝器設計之示意圖。
第5圖係第1圖中所示之訊框緩衝器之另一示例訊框緩衝器設計之示意圖。
第6圖係根據本發明之第二實施例之圖像處理裝置之方塊圖。
第7圖係根據本發明之第三實施例之圖像處理裝置之方塊圖。
第8圖係根據本發明之一概括的圖像處理方法之流程圖。
第9圖係根據本發明之另一概括的圖像處理方法之流程圖。
100‧‧‧圖像處理裝置
102‧‧‧第一處理電路
104‧‧‧儲存系統
106‧‧‧訊框緩衝器
108‧‧‧寫入電路
109‧‧‧緩衝器
110‧‧‧讀取電路
112‧‧‧時序控制器

Claims (22)

  1. 一種圖像處理裝置，用於處理多個連續訊框，該多個訊框中之每一者被劃分為多個水平線組，該多個水平線組中之每一者具有至少一水平線，該圖像處理裝置包含：一第一處理電路，用於分別處理每一訊框中之該多個水平線組以產生多個處理結果，其中，一第一處理結果藉由處理一第一訊框之一第一水平線組產生，一第二處理結果藉由處理先於該第一訊框之一第二訊框之一第二水平線組產生；以及一儲存系統，包含：一訊框緩衝器；一寫入電路，耦接於該第一處理電路與該訊框緩衝器之間，用於緩衝該第一處理結果並將該第一處理結果儲存至該訊框緩衝器之中，以及用於將該第二處理結果儲存至該訊框緩衝器之中；一讀取電路，耦接於該訊框緩衝器，用於從該訊框緩衝器讀取該第二處理結果；以及一時序控制器，耦接於該寫入電路與該訊框緩衝器，用於控制該寫入電路於一第一時間點開始將該第一處理結果儲存至該訊框緩衝器之中，其中該第一時間點不在該第一處理電路完成接收該第一水平線組之一時間點之前，以及該時序控制器用於控制該讀取電路於一第二時間點開始從該訊框緩衝器讀取該第二處理結果，其中該第二時間點在該第一處理電路完成接收該第一水平線組之該時間點之前。
  2. 如申請專利範圍第1項所述之圖像處理裝置，更包含：一第二處理電路，耦接於該讀取電路，用於執行對應於由該第一處理電路執行之一資料處理操作之一反資料處理操作；其中該讀取電路更緩衝從該訊框緩衝器讀取之該第二處理結果並將該第二處理結果輸出至該第二處理電路。
  3. 如申請專利範圍第2項所述之圖像處理裝置，其中，該第一處理電路係一壓縮電路且該第二處理電路係一解壓縮電路。
  4. 如申請專利範圍第1項所述之圖像處理裝置，其中，該第一時間點與該第一處理電路完成接收該第一水平線組之該時間點相同。
  5. 如申請專利範圍第1項所述之圖像處理裝置，其中，該第二時間點係該第一處理電路完成接收該第一水平線組之一半之一時間點。
  6. 如申請專利範圍第1項所述之圖像處理裝置，其中，該訊框緩衝器之一儲存空間被劃分為多個預定儲存區域，該多個預定儲存區域之一總數量等於每一訊框中之該多個水平線組之一總數量，以及該寫入電路將每一訊框中之該多個水平線組之該多個處理結果分別儲存至該多個預定儲存區域之中。
  7. 如申請專利範圍第1項所述之圖像處理裝置，其中，該第一處理電路接收包含於該第一訊框之另一第一水平線組中之一前導水平線 之前，接收包含於該第一水平線組中之一最後水平線，其中該另一第一水平線組在該第一水平線組之後被處理。
  8. 一種圖像處理方法，用於處理多個連續訊框，該多個訊框中之每一者被劃分為多個水平線組，該多個水平線組中之每一者具有至少一水平線，該圖像處理方法包含：分別對每一訊框中之該多個水平線組執行一資料處理操作以產生多個處理結果，其中，一第一處理結果藉由處理一第一訊框之一第一水平線組產生，一第二處理結果藉由處理先於該第一訊框之一第二訊框之一第二水平線組產生；以及將該第二處理結果儲存至一訊框緩衝器之中；於一第二時間點從該訊框緩衝器讀取該第二處理結果，其中該第二時間點在該資料處理操作完成接收該第一水平線組之一時間點之前；緩衝該第一處理結果並將該第一處理結果儲存至該訊框緩衝器之中，其中將該第一處理結果儲存至該訊框緩衝器之中在一第一時間點開始，其中該第一時間點不在該資料處理操作完成接收該第一水平線組之該時間點之前。
  9. 如申請專利範圍第8項所述之圖像處理方法，更包含：執行對應於該資料處理操作之一反資料處理操作；以及緩衝從該訊框緩衝器讀取之該第二處理結果並將該第二處理結果輸出至該反資料處理操作。
  10. 如申請專利範圍第9項所述之圖像處理方法，其中，該資料處理操作係一壓縮操作且該反資料處理操作係一解壓縮操作。
  11. 如申請專利範圍第8項所述之圖像處理方法，其中，該第一時間點與該資料處理操作完成接收該第一水平線組之該時間點相同。
  12. 如申請專利範圍第8項所述之圖像處理方法，其中，該第二時間點係該資料處理操作完成接收該第一水平線組之一半之一時間點。
  13. 如申請專利範圍第8項所述之圖像處理方法，更包含：將該訊框緩衝器之一儲存空間劃分為多個預定儲存區域；其中，該多個預定儲存區域之一總數量等於每一訊框中之該多個水平線組之一總數量，以及每一訊框中之該多個水平線組之該多個處理結果被分別儲存至該多個預定儲存區域之中。
  14. 如申請專利範圍第8項所述之圖像處理方法，其中該資料處理操作於接收包含於該第一訊框之另一第一水平線組中之一前導水平線之前，接收包含於該第一水平線組中之一最後水平線，其中該另一第一水平線組在該第一水平線組之後被處理。
  15. 一種圖像處理裝置，用於處理多個連續訊框，該多個訊框中之每一者被劃分為多個水平線組，該多個水平線組中之每一者具有至 少一水平線，該圖像處理裝置包含：一第一處理電路，用於分別處理每一訊框中之該多個水平線組以產生多個處理結果，其中，一第一處理結果藉由處理一第一訊框之一第一水平線組產生，一第二處理結果藉由處理先於該第一訊框之一第二訊框之一第二水平線組產生，以及包含於該第一水平線組中之一前導水平線之線序列號與包含於該第二水平線組中之一前導水平線之線序列號相同；以及一儲存系統，包含：一訊框緩衝器；一寫入電路，耦接於該第一處理電路與該訊框緩衝器之間，用於緩衝該第一處理結果並將該第一處理結果儲存至該訊框緩衝器之中，以及用於將該第二處理結果儲存至該訊框緩衝器之中；一讀取電路，耦接於該訊框緩衝器，用於從該訊框緩衝器讀取該第二處理結果；以及一時序控制器，耦接於該寫入電路與該訊框緩衝器，用於控制該寫入電路於一第一時間點開始將該第一處理結果儲存至該訊框緩衝器之中，其中該第一時間點不在該第一處理電路完成接收該第一水平線組之一時間點之前，以及該時序控制器用於控制該讀取電路於一第二時間點開始從該訊框緩衝器讀取該第二處理結果，其中該第二時間點在該第一處理電路開始接收該第一水平線組之一時間點之前。
  16. 如申請專利範圍第15項所述之圖像處理裝置，更包含：一第二處理電路，耦接於該讀取電路，用於執行對應於由該第一處理電路執行之一資料處理操作之一反向資料處理操作；其中該讀取電路更緩衝從該訊框緩衝器讀取之該第二處理結果並將該第二處理結果輸出至該第二處理電路。
  17. 如申請專利範圍第16項所述之圖像處理裝置，其中，該第一處理電路係一壓縮電路且該第二處理電路係一解壓縮電路。
  18. 如申請專利範圍第15項所述之圖像處理裝置，其中，該訊框緩衝器之一儲存空間被劃分為多個預定儲存區域，該多個預定儲存區域之一總數量等於每一訊框中之該多個水平線組之一總數量，以及該寫入電路將每一訊框中之該多個水平線組之該多個處理結果分別儲存至該多個預定儲存區域之中。
  19. 一種圖像處理方法，用於處理多個連續訊框，該多個訊框中之每一者被劃分為多個水平線組，該多個水平線組中之每一者具有至少一水平線，該圖像處理方法包含：分別對每一訊框中之該多個水平線組執行一資料處理操作以產生多個處理結果，其中，一第一處理結果藉由處理一第一訊框之一第一水平線組產生，一第二處理結果藉由處理先於該第一訊框之一第二訊框之一第二水平線組產生，以及包含於該第一水平線組中之一前導水平線之線序列號與包含於該第二水平線組中之一前導水平線之線序列號相同；以及 將該第二處理結果儲存至一訊框緩衝器之中；於一第二時間點從該訊框緩衝器讀取該第二處理結果，其中該第二時間點在該資料處理操作開始接收該第一水平線組之一時間點之前；緩衝該第一處理結果並將該第一處理結果儲存至該訊框緩衝器之中，其中將該第一處理結果儲存至該訊框緩衝器之中在一第一時間點開始，其中該第一時間點不在該資料處理操作完成接收該第一水平線組之一時間點之前。
  20. 如申請專利範圍第19項所述之圖像處理方法，更包含：執行對應於該資料處理操作之一反資料處理操作；以及緩衝從該訊框緩衝器讀取之該第二處理結果並將該第二處理結果輸出至該反資料處理操作。
  21. 如申請專利範圍第20項所述之圖像處理方法，其中，該資料處理操作係一壓縮操作且該反資料處理操作係一解壓縮操作。
  22. 如申請專利範圍第19項所述之圖像處理方法，更包含：將該訊框緩衝器之一儲存空間劃分為多個預定儲存區域；其中，該多個預定儲存區域之一總數量等於每一訊框中之該多個水平線組之一總數量，以及每一訊框中之該多個水平線組之該多個處理結果被分別儲存至該多個預定儲存區域之中。
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