KR20100105146A - 디스플레이 제어기 - Google Patents

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Abstract

본 발명은 디스플레이 제어기를 공개한다. 이 장치는 외부 메모리, 및 현재 프레임 데이터를 압축하여 프론트 FIFO 입력 데이터를 생성하고, 상기 프론트 FIFO 입력 데이터를 임시 저장한 후 상기 외부 메모리에 버스트 모드로 라이트하고, 상기 외부 메모리로부터 데이터를 버스트 모드로 리드하여 백 FIFO 출력 데이터로 임시 저장한 후 상기 백 FIFO 출력 데이터를 디코딩하여 이전 프레임 데이터를 출력하는 타이밍 컨트롤러를 구비하는 것을 특징으로 한다.

Description

디스플레이 제어기{Display controller}
본 발명은 디스플레이 제어기에 관한 것으로, 특히 외부 메모리에 프레임 데이터를 효과적으로 라이트/리드 할 수 있는 메모리 제어부를 구비하는 디스플레이 제어기에 관한 것이다.
LCD(Liquid Crystal Display) 장치에 있어서, LCD 패널의 픽셀(pixel)을 구성하는 액정은 응답 속도가 느리기 때문에, 동영상이 디스플레이되는 TV 등에 적용될 경우, 잔상이 남게 되는 등 응답속도와 관련하여 여러 가지 문제가 발생한다. 따라서, LCD 디스플레이 장치를 제어하는 디스플레이 제어기는 이와 같은 응답속도와 관련된 문제점을 해결하기 위해 LCD 패널을 구동하는 소스 드라이버의 전단에서 영상 데이터를 처리하는 반응 시간 가속기(RTA : Response Time Accelerator)를 구비한다. 상기 반응 시간 가속기는 외부 메모리에 저장된 이전 프레임에 대한 데이터와 현재 프레임에 대한 데이터를 비교하여 현재 프레임 데이터들을 가속시켜줄 수 있는 가속값을 출력한다.
또한, 최근들어 LCD 디스플레이 장치의 해상도가 높아짐에 따라 하나의 프레임에 대한 데이터의 크기도 급격하게 증가하고 있다. 따라서, 상기 디스플레이 제 어기가 상기 반응 시간 가속기의 동작을 위해 구비하는 상기 외부 메모리의 용량도 커야 할 뿐만 아니라 동작 속도도 매우 빨라야 하기 때문에 고가의 외부 메모리가 필요해진다. 이를 해결하기 위해 프레임 데이터를 저장할 때 이를 압축하여 외부 메모리에 라이트하고, 외부 메모리에 저장된 데이터를 리드한 후 압축을 풀어 프레임 데이터를 출력한다.
본 발명의 목적은 압축된 프레임 데이터를 효율적으로 외부 메모리에 라이트/리드할 수 있는 메모리 제어부를 구비하는 디스플레이 제어기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 제어기는 외부 메모리, 및 현재 프레임 데이터를 압축하여 프론트 FIFO 입력 데이터를 생성하고, 상기 프론트 FIFO 입력 데이터를 임시 저장한 후 상기 외부 메모리에 버스트 모드로 라이트하고, 상기 외부 메모리로부터 데이터를 버스트 모드로 리드하여 백 FIFO 출력 데이터로 임시 저장한 후 상기 백 FIFO 출력 데이터를 디코딩하여 이전 프레임 데이터를 출력하는 타이밍 컨트롤러를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 제어기의 상기 타이밍 컨트롤러는 상기 현재 프레임 데이터를 압축하여 상기 프론트 FIFO 입력 데이터를 생성하고, 상기 프론트 FIFO 입력 데이터 및 상기 프론트 FIFO 입력 데이터가 유효한 구간을 나타내는 입력 유효 신호를 출력하는 인코더, 상기 입력 유효 신호에 응답하여 상기 프론트 FIFO 입력 데이터를 임시 저장한 후 상기 외부 메모리에 버스트 모드로 라이트하고, 출력 유효 신호에 응답하여 상기 외부 메모리로부터 데이터를 버스트 모드로 리드하여 상기 백 FIFO 출력 데이터로 임시 저장한 후 상기 백 FIFO 출력 데이터로 출력하는 메모리 제어부, 및 디코딩 준비가 완료되면 상기 출력 유효 신호를 출력하고, 상기 백 FIFO 출력 데이터를 입력하여 디코딩하여 상기 이전 프레임 데이터를 출력하는 디코더를 구비하고, 상기 디스플레이 제어기는 상기 현재 프레임 데이터와 상기 이전 프레임 데이터를 입력하고 비교하여 가속값을 출력하는 가속값 계산부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 제어기의 상기 타이밍 컨트롤러의 상기 메모리 제어부는 상기 입력 유효 신호 및 상기 출력 유효 신호에 응답하여 프론트 제어신호, 백 제어신호, 메모리 제어신호, 및 데이터 버퍼 제어신호를 출력하는 제어부, 상기 프론트 제어신호에 응답하여 상기 프론트 FIFO 입력 데이터를 임시 저장하고, 저장된 데이터를 프론트 FIFO 출력 데이터로 출력하는 프론트 FIFO, 상기 백 제어신호에 응답하여 백 FIFO 입력 데이터를 임시 저장하고 저장된 데이터를 상기 백 FIFO 출력 데이터로 출력하는 백 FIFO, 및 상기 데이터 버퍼 제어신호에 응답하여 상기 프론트 FIFO 출력 데이터를 상기 외부 메모리로 출력하거나, 상기 외부 메모리로부터 출력되는 데이터를 상기 백 FIFO 입력 데이터로 출력하는 데이터 버퍼를 구비하고, 상기 외부 메모리는 상기 메모리 제어신호에 응답하여 상기 데이터 버퍼로부터 입력되는 데이터를 버스트 모드로 라이트하거나, 저장된 데이터를 버스트 모드로 리드하여 상기 데이터 버퍼로 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 제어기의 상기 타이밍 컨트롤러의 상기 메모리 제어부의 상기 프론트 FIFO는 상기 프론트 제어신호에 응답하여 데이터를 저장하고 출력하는 제1 프론트 메모리 및 제2 프론트 메모리, 상기 프론트 제어신호에 응답하여 상기 프론트 FIFO 입력 데이터를 상기 제1 프론트 메 모리 또는 상기 제2 프론트 메모리로 출력하는 프론트 입력 스위칭부, 및 상기 프론트 제어신호에 응답하여 상기 제1 프론트 메모리 또는 상기 제2 프론트 메모리로부터 출력되는 데이터를 상기 프론트 FIFO 출력 데이터로 출력하는 프론트 출력 스위칭부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 제어기의 상기 타이밍 컨트롤러의 상기 메모리 제어부의 상기 백 FIFO는 상기 백 제어신호에 응답하여 데이터를 저장하고 출력하는 제1 백 메모리 및 제2 백 메모리, 상기 백 제어신호에 응답하여 상기 백 FIFO 입력 데이터를 상기 제1 백 메모리 또는 상기 제2 백 메모리로 출력하는 백 입력 스위칭부, 및 상기 백 제어신호에 응답하여 상기 제1 백 메모리 또는 상기 제2 백 메모리로부터 출력되는 데이터를 상기 백 FIFO 출력 데이터로 출력하는 백 출력 스위칭부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 제어기의 상기 타이밍 컨트롤러의 상기 메모리 제어부의 상기 프론트 FIFO의 상기 제1 및 제2 프론트 메모리 및 상기 백 FIFO의 상기 제1 및 2제2 백 메모리 각각은 듀얼 포트 메모리인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 제어기의 상기 타이밍 컨트롤러의 상기 메모리 제어부의 상기 제어부는 첫 번째 프레임에 대한 프레임 데이터가 입력될 경우 제1 입력 구간에서 상기 유효 입력 신호에 응답하여 상기 프론트 FIFO 입력 데이터가 상기 제1 프론트 메모리에 저장되도록 상기 프론트 제어신호를 출력하고, 제2 입력 구간에서 상기 제1 프론트 메모리에 저장된 데이터가 상기 프 론트 FIFO 출력 데이터로 출력되고, 상기 유효 입력 신호에 응답하여 상기 프론트 FIFO 입력 데이터가 상기 제2 프론트 메모리에 저장되도록 상기 프론트 제어신호를 출력하고, 상기 프론트 FIFO 출력 데이터가 상기 외부 메모리에 버스트 모드로 라이트 되도록 상기 메모리 제어신호 및 상기 데이터 버퍼 제어신호를 출력하고, 제3 입력 구간에서 상기 제2 프론트 메모리에 저장된 데이터가 상기 프론트 FIFO 출력 데이터로 출력되고, 상기 유효 입력 신호에 응답하여 상기 프론트 FIFO 입력 데이터가 상기 제1 프론트 메모리에 저장되도록 상기 프론트 제어신호를 출력하고, 상기 프론트 FIFO 출력 데이터가 상기 외부 메모리에 버스트 모드로 라이트 되도록 상기 메모리 제어신호 및 상기 데이터 버퍼 제어신호를 출력하고, 상기 제2 입력 구간 및 상기 제3 입력 구간의 동작을 첫 번째 프레임에 대한 데이터를 모두 저장할 때까지 반복하고, 첫 번째 프레임에 대한 데이터를 모두 저장하면 상기 외부 메모리로부터 첫 번째 프레임에 대한 데이터 중 첫 번째 라인에 대한 데이터를 버스트 모드로 리드하여 상기 제1 백 메모리 및 상기 제2 백 메모리에 임시 저장하도록 상기 메모리 제어신호, 상기 데이터 버퍼 제어신호, 및 상기 백 제어신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 제어기의 상기 타이밍 컨트롤러의 상기 메모리 제어부의 상기 제어부는 두 번째 이후의 프레임에 대한 데이터가 입력될 경우 제1 입출력 구간에서 상기 프론트 FIFO 입력 데이터가 상기 제1 프론트 메모리에 저장되도록 상기 프론트 제어신호를 출력하고, 상기 제1 백 메모리에 저장된 데이터가 상기 백 FIFO 출력 데이터로 출력되도록 상기 백 제어신호를 출력하고, 제2 입출력 구간에서 상기 프론트 FIFO 입력 데이터가 상기 제2 프론트 메모리에 저장되고, 상기 제1 프론트 메모리에 저장된 데이터가 상기 프론트 FIFO 출력 데이터로 출력되도록 상기 프론트 제어신호를 출력하고, 상기 프론트 FIFO 출력 데이터가 상기 외부 메모리에 버스트 모드로 라이트되고, 상기 외부 메모리에 저장된 이전 프레임에 대한 데이터 중 두 번째 라인의 1/2에 대응하는 프레임 데이터가 버스트 모드로 리드되어 상기 백 FIFO 입력 데이터로 출력되도록 상기 메모리 제어신호 및 상기 데이터 버퍼 제어신호를 출력하고, 상기 제2 백 메모리에 저장된 데이터가 상기 백 FIFO 출력 데이터로 출력되고, 상기 백 FIFO 입력 데이터가 상기 제1 백 메모리에 저장되도록 상기 백 제어신호를 출력하고, 제3 입출력 구간에서 상기 프론트 FIFO 입력 데이터가 상기 제1 프론트 메모리에 저장되고, 상기 제2 프론트 메모리에 저장된 데이터가 상기 프론트 FIFO 출력 데이터로 출력되도록 상기 프론트 제어신호를 출력하고, 상기 프론트 FIFO 출력 데이터가 상기 외부 메모리에 버스트 모드로 라이트되고, 상기 외부 메모리에 저장된 이전 프레임에 대한 데이터 중 두 번째 라인의 나머지1/2에 대응하는 프레임 데이터가 버스트 모드로 리드되어 상기 백 FIFO 입력 데이터로 출력되도록 상기 메모리 제어신호 및 상기 데이터 버퍼 제어신호를 출력하고, 상기 제1 백 메모리에 저장된 데이터가 상기 백 FIFO 출력 데이터로 출력되고, 상기 백 FIFO 입력 데이터가 상기 제2 백 메모리에 저장되도록 상기 백 제어 신호를 출력하고, 프레임 데이터 중 나머지 라인들 각각에 대하여 상기 제2 입출력 구간 및 상기 제3 입출력 구간의 동작을 반복하여 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 제어기의 상기 타이밍 컨트롤러의 상기 메모리 제어부의 상기 제어부는 상기 입력 유효 신호 및 라이트 실행 신호에 응답하여 상기 프론트 제어신호를 출력하고, 상기 제1 프론트 메모리 또는 제2 프론트 메모리에 소정의 크기의 데이터가 라이트되면 라이트 준비 신호를 출력하고, 상기 첫 번째 프레임에 대한 데이터가 상기 프론트 FIFO에 전부 입출력되면 제1 프레임 종료 신호를 출력하는 프론트 FIFO 제어부, 상기 제1 프레임 종료 신호, 상기 출력 유효 신호, 및 리드 실행 신호에 응답하여 상기 백 제어신호를 출력하고, 상기 제1 백 메모리 또는 상기 제2 백 메모리에 저장된 데이터가 모두 출력되면 리드 준비 신호를 출력하는 백 FIFO 제어부, 및 상기 라이트 준비 신호에 응답하여 상기 프론트 FIFO 출력 데이터가 상기 외부 메모리에 버스트 모드로 라이트 되도록 상기 메모리 제어신호, 상기 데이터 버퍼 제어신호, 및 상기 라이트 실행 신호를 출력하고, 상기 리드 준비 신호에 응답하여 상기 외부 메모리에 저장된 데이터를 버스트 모드로 리드하여 상기 백 FIFO로 출력되도록 상기 메모리 제어신호, 상기 데이터 버퍼 제어신호, 및 상기 리드 실행 신호를 출력하는 주 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 디스플레이 제어기의 상기 외부 메모리는 제n 내지 제n+3 뱅크를 구비하고, 상기 제어부는 상기 제1 프론트 메모리로부터 출력되는 데이터는 상기 제n 및 상기 제n+2 뱅크에 순차적으로 저장되고, 상기 제2 프론트 메모리로부터 출력되는 데이터는 상기 제n+1 및 상기 제n+3 뱅크에 순차적으로 저장되도록 상기 메모리 제어신호를 출력하는 것을 특징으로 한다.
따라서, 본 발명의 디스플레이 제어기는 압축된 프레임 데이터를 효율적으로 외부 메모리에 라이트/리드 하는 메모리 제어부를 구비함으로써 저속으로 동작하는 외부 메모리를 이용하여 반응 시간 가속기를 동작시킬 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 디스플레이 제어기를 설명하면 다음과 같다.
도 1은 본 발명의 디스플레이 제어기의 일실시예의 구성을 나타내는 것으로, 디스플레이 제어기는 타이밍 컨트롤러(10), 외부 메모리(20), 및 가속값 계산부(30)를 구비하여 구성될 수 있으며, 타이밍 컨트롤러(10)는 메모리 제어부(100), 인코더(200), 및 디코더(300)를 구비하여 구성될 수 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
타이밍 컨트롤러(10)는 현재 프레임 데이터(FR_c)를 압축하여 프론트 FIFO 입력 데이터(F_in)를 생성하고, 상기 프론트 FIFO 입력 데이터(F_in)를 임시 저장한 후 외부 메모리(20)에 버스트 모드로 라이트하고, 상기 외부 메모리(20)로부터 데이터를 버스트 모드로 리드하여 백 FIFO 출력 데이터(B_out)로 임시 저장한 후 상기 백 FIFO 출력 데이터(B_out)를 디코딩하여 이전 프레임 데이터(FR_p)를 출력한다.
인코더(200)는 외부로부터 입력되는 현재 프레임 데이터(FR_c)를 압축하여 프론트 FIFO 입력 데이터(F_in)로 출력하고, 상기 프론트 FIFO 입력 데이터(F_in) 의 유효한 구간을 나타내는 입력 유효 신호(F_do)를 출력한다.
메모리 제어부(100)는 상기 입력 유효 신호(F_do)에 응답하여 상기 프론트 FIFO 입력 데이터(F_in)를 임시 저장하고, 임시 저장된 상기 프론트 FIFO 입력 데이터(F_in)를 버스트 모드(burst mode)로 외부 메모리(20)에 라이트한다. 또한, 외부 메모리(20)에 저장된 데이터를 버스트 모드(burst mode)로 리드하여 임시저장하고, 출력 유효 신호(B_do)에 응답하여 임시 저장된 데이터를 백 FIFO 출력 데이터(B_out)로 출력한다.
디코더(300)는 메모리 제어부(100)로 디코딩할 준비가 되었음을 나타내는 출력 유효 신호(B_do)를 출력하고, 메모리 제어부(100)로부터 출력되는 백 FIFO 출력 데이터(B_out)를 디코딩하여 이전 프레임 데이터(FR_p)로 출력한다.
외부 메모리(20)는 메모리 제어부(100)로부터 출력되는 제어 신호(M_con)에 응답하여 데이터(data)를 버스트 모드로 라이트/리드 한다. 외부 메모리(20)는 SDRAM으로 구성될 수 있다.
가속값 계산부(30)는 타이밍 컨트롤러(10)의 디코더(300)로부터 출력된 이전 프레임 데이터(FR_p)와 외부로부터 입력되는 현재 프레임 데이터(FR_c)를 비교하여 그 차이에 따라 가속값(RTA_out)을 출력한다.
즉, 본 발명의 디스플레이 제어기의 메모리 제어부(100)는 입력되는 프레임 데이터를 임시 저장한 후, 이를 버스트 모드로 외부 메모리(20)로 라이트하고, 프레임 데이터를 외부로 출력하는 경우에도 이를 외부 메모리(20)로부터 버스트 모드로 리드하여 임시 저장한 후 이를 외부로부터 입력되는 신호(즉, 출력 유효 신 호(B_do))에 응답하여 출력한다. 따라서, 외부 메모리(20)로는 버스트 모드로 라이트/리드하기 때문에 최소한의 시간에 전체 데이터에 대한 라이트/리드 동작을 수행할 수 있다. 결과적으로, 외부 메모리(20)의 동작 속도가 빠르지 않더라도 많은 양의 데이터를 보다 짧은 시간 내에 라이트/리드할 수 있다.
도 2는 도 1에 나타낸 본 발명의 디스플레이 제어기의 메모리 제어부(100)의 실시예의 구성을 나타내는 것으로서, 메모리 제어부(100)는 프론트 FIFO(110), 백 FIFO(120), 제어부(130), 및 데이터 버퍼(140)를 구비하여 구성될 수 있다.
도 2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
프론트 FIFO(110)는 제어부(130)로부터 출력되는 프론트 제어신호(F_con)에 응답하여 인코더(300)로부터 출력되는 프론트 FIFO 입력 데이터(F_in)를 입력하여 임시 저장하고, 상기 프론트 제어신호(F_con)에 응답하여 저장된 데이터를 프론트 FIFO 출력 데이터(F_out)로 데이터 버퍼(140)로 출력한다.
백 FIFO(120)는 제어부(130)로부터 출력되는 백 제어신호(B_con)에 응답하여 데이터 버퍼(140)로부터 출력되는 백 FIFO 입력 데이터(B_in)를 입력하여 임시 저장하고, 상기 백 제어신호(B_con)에 응답하여 저장된 데이터를 백 FIFO 출력 데이터(B_out)로 출력한다.
제어부(130)는 인코더(300)로부터 출력되는 입력 유효 신호(F_do)에 응답하여 프론트 FIFO(110)를 제어하기 위한 프론트 제어신호(F_con)를 출력하고, 디코더(400)로부터 출력되는 출력 유효 신호(B_do)에 응답하여 백 FIFO(120)를 제어하기 위한 백 제어신호(B_con)를 출력하고, 적절한 시간에 외부 메모리(200)에 버스 트 모드로 데이터를 라이트/리드하기 위해 외부 메모리(200)를 제어하는 메모리 제어신호(M_con) 및 데이터 버퍼(140)를 제어하는 데이터 버퍼 제어신호(DB_con)를 출력한다.
예를 들면, 제어부(130)는 인코더(300)로부터 출력되는 입력 유효 신호(F_do)에 응답하여 프론트 FIFO(110)가 입력되는 프론트 FIFO 입력 데이터(F_in)를 입력하여 저장하도록 프론트 제어 신호(F_con)를 출력한다. 다음으로, 프론트 FIFO(110)에 소정 크기의 데이터가 저장되면 프론트 FIFO(110)가 저장된 데이터를 데이터 버퍼(140)로 출력하도록 프론트 제어 신호(F_con)를 출력한다. 다음으로, 데이터 버퍼(140)가 입력되는 데이터(F_out)를 외부 메모리(200)로 출력하도록 데이터 버퍼 제어신호(DB_con)를 출력하고, 외부 메모리(200)가 버스트 모드로 데이터 버퍼(140)로부터 출력되는 데이터(data)를 라이트 하도록 메모리 제어신호(M_con)를 출력한다.
또한, 제어부(130)는 디코더(400)로부터 출력되는 출력 유효 신호(B_do)에 응답하여 백 FIFO(120)가 저장된 데이터를 출력하도록 백 제어신호(B_con)를 출력한다. 다음으로, 백 FIFO(120)에 저장된 데이터 중 소정의 크기가 출력되면, 외부 메모리(200)가 버스트 모드로 리드 동작을 수행하도록 메모리 제어신호(M_con)를 출력하고, 데이터 버퍼(140)가 메모리로부터 입력되는 데이터(data)를 백 FIFO(120)로 출력하도록 데이터 버퍼 제어신호(DB_con)를 출력한다.
도 3은 도 2에 나타낸 본 발명의 디스플레이 제어기의 메모리 제어부(100)의 프론트 FIFO(110)의 실시예의 구성을 나타내는 것으로서, 프론트 FIFO(110)는 제1 프론트 메모리(111), 제2 프론트 메모리(112), 프론트 입력 스위칭부(113), 및 프론트 출력 스위칭부(114)를 구비하여 구성될 수 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1 프론트 메모리(111) 및 제2 프론트 메모리(112)는 제어부(130)로부터 출력되는 프론트 제어신호(F_con)에 응답하여 라이트/리드 동작을 수행한다. 제1 프론트 메모리(111) 및 제2 프론트 메모리(112)는 동작 속도가 빠른 SRAM으로 구성될 수 있다. 또한, 제1 프론트 메모리(111) 및 제2 프론트 메모리(112)는 듀얼 포트(dual port) 메모리 장치로 구성될 수 있다. 이 경우, 라이트 동작을 수행하는 경우에 사용하는 포트와 리드 동작을 수행하는 경우에 사용하는 포트가 구분되도록 구성될 수 있다.
프론트 입력 스위칭부(113)는 제어부(130)로부터 출력되는 프론트 제어신호(F_con)에 응답하여 인코더(300)로부터 출력되는 프론트 FIFO 입력 데이터(F_in)를 제1 프론트 메모리(111) 또는 제2 프론트 메모리(112)로 인가한다. 프론트 출력 스위칭부(114)는 제어부(130)로부터 출력되는 프론트 제어신호(F_con)에 응답하여 제1 프론트 메모리(111) 또는 제2 프론트 메모리(112)로부터 출력되는 데이터를 프론트 FIFO 출력 데이터(F_out)로 출력한다.
도 4는 도 2에 나타낸 본 발명의 디스플레이 제어기의 메모리 제어부(100)의 백 FIFO(120)의 실시예의 구성을 나타내는 것으로서, 백 FIFO(120)는 제1 백 메모리(121), 제2 백 메모리(122), 백 입력 스위칭부(123), 및 백 출력 스위칭부(124)를 구비하여 구성될 수 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1 백 메모리(121) 및 제2 백 메모리(122)는 제어부(130)로부터 출력되는 백 제어신호(B_con)에 응답하여 라이트/리드 동작을 수행한다. 제1 백 메모리(121) 및 제2 백 메모리(122)는 동작 속도가 빠른 SRAM으로 구성될 수 있다. 또한, 제1 백 메모리(111) 및 제2 백 메모리(112)는 듀얼 포트(dual port) 메모리 장치로 구성될 수 있다. 이 경우, 라이트 동작을 수행하는 경우에 사용하는 포트와 리드 동작을 수행하는 경우에 사용하는 포트가 구분되도록 구성될 수 있다.
백 입력 스위칭부(123)는 제어부(130)로부터 출력되는 백 제어신호(B_con)에 응답하여 데이터 버퍼(140)를 통하여 외부 메모리(200)로부터 출력되는 백 FIFO 입력 데이터(B_in)를 제1 백 메모리(121) 또는 제2 백 메모리(122)로 인가한다. 백 출력 스위칭부(124)는 제어부(130)로부터 출력되는 백 제어신호(B_con)에 응답하여 제1 백 메모리(121) 또는 제2 백 메모리(122)로부터 출력되는 데이터를 백 FIFO 출력 데이터(B_out)로 출력한다.
도 5는 도 2에 나타낸 본 발명의 디스플레이 제어기의 메모리 제어부(100)의 제어부(130)의 실시예의 구성을 나타내는 것으로서, 제어부(130)는 주 제어부(121), 프론트 FIFO 제어부(122), 및 백 FIFO 제어부(123)를 구비하여 구성될 수 있다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
주 제어부(131)는 외부 메모리(200)를 제어하기 위한 메모리 제어신호(M_con) 및 데이터 버퍼(140)를 제어하기 위한 데이터 버퍼 제어신호(DB_con)를 출력한다. 또한, 프론트 FIFO 제어부(132)로부터 출력되는 라이트 준비 신호(WR_do)에 응답하여 프론트 FIFO 제어부(132)로 라이트 실행 신호(WR_act)를 출력한다. 또한, 백 FIFO 제어부(133)로부터 출력되는 리드 준비 신호(RD_do)에 응답하여 백 FIFO 제어부(133)로 리드 실행 신호(RD_act)를 출력한다. 즉, 주 제어부(131)는 프론트 FIFO(110), 백 FIFO(120), 및 외부 메모리(200)의 전체적인 동작 타이밍을 조절하는 기능을 수행한다.
프론트 FIFO 제어부(132)는 인코더(300)로부터 출력되는 입력 유효 신호(F_do)에 응답하여 프론트 FIFO(110)의 제1 프론트 메모리(111)와 제2 프론트 메모리(112)가 순차적으로 인코더(300)로부터 출력되는 프론트 FIFO 입력 데이터(F_in)를 입력하여 저장하도록 프론트 제어신호(con)를 출력하고, 프론트 FIFO(110)의 제1 프론트 메모리(111) 또는 제2 프론트 메모리(112) 중 하나에 일정한 크기의 프론트 FIFO 입력 데이터(F_in)가 저장되면 주 제어부(131)로 라이트 준비 신호(WR_do)를 출력한다. 또한, 주 제어부(131)로부터 출력되는 라이트 실행 신호(WR_act)에 응답하여 프론트 FIFO(110)의 제1 프론트 메모리(111)와 제2 프론트 메모리(112)가 순차적으로 저장된 데이터를 프론트 FIFO 출력 데이터(F_out)로 출력하도록 프론트 제어신호(F_con)를 출력한다. 또한, 프론트 FIFO(110)가 한 프레임에 대한 데이터 전체를 저장한 후 출력한 다음에는 제1 프레임 종료 신호(F_end)를 출력한다.
백 FIFO 제어부(133)는 프론트 FIFO 제어부(132)로부터 출력된 제1 프레임 종료 신호(F_end)가 입력되면 주 제어부(131)로 리드 준비 신호(RD_do)를 출력한 다. 또한, 디코더(400)로부터 출력된 출력 준비 신호(B_do)에 응답하여 백 FIFO(120)의 제1 백 메모리(121)와 제2 백 메모리(122)가 순차적으로 저장된 데이터를 백 FIFO 출력 데이터(B_out)로 출력하도록 백 제어신호(B_con)를 출력하고, 백 FIFO(120)의 제1 백 메모리(121) 또는 제2 백 메모리(122)에 저장된 데이터가 모두 출력되면 주 제어부(131)로 리드 준비 신호(RD_do)를 출력한다. 또한, 주 제어부(131)로부터 출력되는 리드 실행 신호(RD_act)에 응답하여 데이터 버퍼(140)로부터 출력되는 백 FIFO 입력 데이터(B_in)를 백 FIFO(120)의 제1 백 메모리(121)와 제1 백 메모리(122)가 순차적으로 저장하도록 백 제어신호(con)를 출력한다.
도 6은 도 1에 나타낸 본 발명의 디스플레이 제어기의 외부 메모리(200)의 메모리 맵핑의 실시예를 나타내는 것으로서, 외부 메모리(200)는 4개의 뱅크(뱅크 1~4)를 구비하여 구성될 수 있다.
도 6에서, 1A_1, 및 1A_2는 프레임 데이터 중 첫 번째 라인의 약 1/2에 대응하는 데이터가 저장되는 영역을, 1B_1 및 1B_2는 프레임 데이터 중 첫 번째 라인의 나머지 약 1/2에 대응하는 데이터가 저장되는 영역을, 2A_1 및 2A_2는 프레임 데이터 중 두 번째 라인의 약 1/2에 대응하는 데이터가 저장되는 영역을, 2B_1 및 2B_2는 프레임 데이터 중 두 번째 라인의 나머지 약 1/2에 대응하는 데이터가 저장되는 영역을 각각 나타낸다. 또한, 1A_1, 1B_1, 2A_1, 2B_1,.... 등은 홀수번째 프레임에 대한 프레임 데이터가 저장되는 영역을 나타내고, 1A_2, 1B_2, 2A_2, 2B_2, ... 등은 짝수번째 프레임에 대한 프레임 데이터가 저장되는 영역을 나타낸다.
또한, 도 6에서는 짝수번째 프레임에 대한 프레임 데이터가 저장되는 영역이 로우 어드레스가 1024인 영역부터 시작되는 것을 예시하였으나, 상기 로우 어드레스는 변경 가능하다.
도 7 내지 도 9는 본 발명의 디스플레이 제어기의 메모리 제어부(100)의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것으로서, 도 7은 첫 번째 프레임에 대한 프레임 데이터를 저장하기 시작하는 구간에 대한 동작을 설명하기 위한 동작 타이밍도를, 도 8은 첫 번째 프레임에 대한 프레임 데이터의 저장이 종료되는 구간에 대한 동작을 설명하기 위한 동작 타이밍도를, 도 9는 두 번째 프레임 이후의 프레임 데이터가 입력되는 경우의 동작을 설명하기 위한 동작 타이밍도를 각각 나타내는 것이다. 도 7 내지 도 9에서, F_in은 인코더(300)로부터 출력되는 프론트 FIFO 입력 데이터로서, 압축된 프레임 데이터를 나타내고, Front_FIFO, 외부 메모리, 및 Back FIFO 각각은 프론트 FIFO, 외부 메모리, 및 백 FIFO 각각의 동작을 설명하기 위한 타이밍도이다.
도 7 내지 도 9를 참고하여 본 발명의 디스플레이 제어기의 메모리 제어부(100)의 동작을 설명하면 다음과 같다.
먼저 도 7을 참고하여 첫 번째 프레임에 대한 프레임 데이터를 저장하는 동작을 설명하면 다음과 같다.
먼저 구간(T1)에서의 동작을 설명하면 다음과 같다.
제어부(130)의 프론트 FIFO 제어부(132)는 먼저, 프론트 FIFO(110)의 프론트 입력 스위칭부(113)가 입력되는 프론트 FIFO 입력 데이터(F_in)를 제1 프론트 메모리(111)로 인가하도록 프론트 제어신호(F_con)를 프론트 입력 스위칭부(113)로 출 력하고, 제1 프론트 메모리(111)가 입력되는 프론트 FIFO 입력 데이터(F_in)를 저장하도록 프론트 제어신호(F_con)를 제1 프론트 메모리(111)로 출력한다.
다음으로, 구간(T2)에서의 동작을 설명하면 다음과 같다.
제1 프론트 메모리(111)에 소정의 크기의 데이터가 저장되면, 프론트 FIFO 제어부(132)는 주 제어부(131)로 라이트 준비 신호(WR_do)를 출력한다. 주 제어부(131)는 라이트 준비 신호(WR_do)에 응답하여 데이터 버퍼(140)가 프론트 FIFO(110)로부터 출력되는 프론트 FIFO 출력 데이터(F_out)를 입력하여 외부 메모리(200)로 데이터(data)를 출력하도록 데이터 버퍼 제어신호(DB_con)를 출력하고, 외부 메모리(200)가 버스트 모드로 입력되는 데이터(data)를 저장하도록 메모리 제어신호(M_con)를 출력하고, 프론트 FIFO 제어부(132)로 리드 실행 신호(WR_act)를 출력한다. 이때, 주 제어부(131)는 외부 메모리(200)가 도 6에 나타낸 외부 메모리의 영역(1A_1)에 데이터를 저장하도록 메모리 제어신호(M_con)를 출력하도록 구성될 수 있다. 또한, 프론트 FIFO 제어부(132)는 리드 실행 신호(WR_act)에 응답하여 프론트 FIFO(110)의 제1 프론트 메모리(111)가 저장되어 있는 데이터를 출력하도록 프론트 제어신호(F_con)를 제1 프론트 메모리(110)로 출력하고, 프론트 출력 스위칭부(114)가 제1 프론트 메모리(111)로부터 출력되는 데이터를 프론트 FIFO 출력 데이터(F_out)로 출력하도록 프론트 제어신호(F_con)를 프론트 출력 스위칭부(114)로 출력한다. 즉, 구간(T21)에서는, 구간(T1)에서 제1 프론트 메모리(111)에 저장되었던 데이터가 외부 메모리(200)로 버스트 모드로 라이트 된다.
또한, 프론트 FIFO 제어부(132)는 구간(T2)에서 프론트 입력 스위칭부(113) 가 입력되는 프론트 FIFO 입력 데이터(F_in)를 제2 프론트 메모리(112)로 출력하도록 프론트 입력 스위칭부(113)로 프론트 제어신호(F_con)를 출력하고, 제2 프론트 메모리(112)가 입력되는 데이터를 저장하도록 제2 프론트 메모리(112)로 프론트 제어신호(F_con)를 출력한다.
다음으로, 구간(T3)에서의 동작을 설명하면 다음과 같다.
프론트 FIFO 제어부(132)는 제2 프론트 메모리(112)에 소정의 크기의 데이터를 저장하면 라이트 준비 신호(WR_do)를 주 제어부(131)로 출력한다. 주 제어부(131)는 데이터 버퍼(140)가 프론트 FIFO 출력 데이터(F_out)를 외부 메모리(200)로 출력하도록 제어하고, 외부 메모리(200)가 입력되는 데이터를 라이트 하도록 메모리 제어신호(M_con)를 출력한다. 이 때, 주 제어부(131)는 외부 메모리(200)가 입력되는 데이터를 도 6의 영역(1B_1)에 저장하도록 메모리 제어신호(M_con)를 출력하도록 구성될 수 있다. 또한, 주 제어부(131)는 프론트 FIFO 제어부(132)로 라이트 실행 신호(WR_act)를 출력한다. 프론트 FIFO 제어부(132)는 라이트 실행 신호(WR_act)에 응답하여 프론트 출력 스위칭부(114)가 제2 프론트 메모리(112)로부터 출력되는 데이터를 프론트 FIFO 출력 데이터(F_out)로 출력하도록 프론트 제어신호(F_con)를 출력하고, 제2 프론트 메모리(112)가 저장되어 있는 데이터를 출력하도록 프론트 제어신호(F_con)를 출력한다. 즉, 구간(T31)에서, 제2 프론트 메모리(112)에 저장되어 있던 데이터가 버스트 모드로 외부 메모리(200)에 저장된다.
또한, 프론트 FIFO 제어부(132)는 프론트 입력 스위칭부(113)가 프론트 FIFO 입력 데이터(F_in)를 제1 프론트 메모리(111)로 인가하도록 프론트 입력 스위칭부(113)로 프론트 제어신호(F_con)를 출력하고, 제1 프론트 메모리(111)가 입력되는 데이터를 저장하도록 제1 프론트 메모리(111)로 프론트 제어신호(F_con)를 출력한다.
구간(T4)에서의 동작은 구간(T2)에서의 동작과 유사하다. 다만, 주 제어부(131)는 외부 메모리(200)가 입력되는 데이터를 도 6의 영역(2A_1)에 저장하도록 메모리 제어신호(M_con)를 출력하도록 구성될 수 있다.
즉, 인코더(300)로부터 출력되는 압축된 프레임 데이터인 프론트 FIFO 입력 데이터(F_in)의 경우, 도 7에 나타낸 바와 같이 규칙적으로 입력되지 않는다. 따라서, 본 발명의 반응 시간 가속기의 메모리 제어부(100)는 입력되는 데이터를 프론트 FIFO(110)에 임시 저장한 후 저장된 데이터를 버스트 모드로 외부 메모리(200)로 저장한다.
다음으로, 도 8을 참고하여 첫 번째 프레임에 대한 데이터 저장 동작을 종료되는 구간의 동작을 설명하면 다음과 같다.
구간(T(2n-1))에서의 동작은 도 7의 구간(T3)의 설명을 참고로 하면 쉽게 이해될 것이다.
구간(T2n)에서의 동작은 도 7의 구간(T2)의 설명을 참고로 하면 쉽게 이해될 것이다.
구간(T2n+1)에서, 프론트 FIFO 제어부(132)는 라이트 실행 신호(WR_act)에 응답하여 제2 프론트 메모리(112)가 저장된 데이터를 출력하도록 프론트 제어신 호(F_con)를 제2 프론트 메모리(112)로 출력하고, 프론트 출력 스위칭부(114)가 제2 프론트 메모리(112)로부터 출력되는 데이터를 프론트 FIFO 출력 데이터(F_out)로 출력하도록 프론트 출력 스위칭부(114)로 프론트 제어신호(F_con)를 출력한다. 또한, 주 제어부(131)는 데이터 버퍼(140)가 프론트 FIFO 출력 데이터(F_out)를 외부 메모리(200)로 출력하도록 데이터 버퍼 제어신호(DB_con)를 출력하고, 외부 메모리(200)가 입력되는 데이터를 버스트 모드로 라이트하도록 메모리 제어신호(M_con)를 출력한다. 또한, 프론트 FIFO 제어부(132)는 첫 번째 프레임에 대한 프레임 데이터를 모두 입력하였음을 나타내는 제1 프레임 종료신호(Fst_end)를 출력한다.
구간(T2n+2)에서, 백 FIFO 제어부(133)는 제1 프레임 종료신호(Fst_end)에 응답하여 리드 준비 신호(RD_do)를 주 제어부(131)로 출력한다. 주 제어부(131)는 리드 준비 신호(RD_do)가 입력되고, 외부 메모리(200)가 라이트 동작을 수행하지 않는다면, 외부 메모리(200)가 버스트 모드로 리드 동작을 수행하도록 메모리 제어신호(M_con)를 외부 메모리(200)로 출력하고, 데이터 버퍼(140)가 외부 메모리(200)로부터 입력되는 데이터(data)를 백 FIFO 입력 데이터(B_in)로 출력하도록 데이터 버퍼 제어신호(DB_con)를 출력한다. 이 때, 주 제어부(131)는 도 6의 영역(1A_1)의 데이터를 리드하도록 외부 메모리(200)에 메모리 제어신호(M_con)를 출력하도록 구성될 수 있다. 또한, 주 제어부(131)는 리드 실행 신호(RD_act)를 백 FIFO 제어부(133)로 출력한다. 백 FIFO 제어부(133)는 주 제어부(131)로부터 리드 실행 신호(RD_act)가 입력되면 제1 백 메모리(121)가 데이터 버퍼(140)로부터 입력되는 백 FIFO 입력 데이터(B_in)를 저장하도록 백 제어신호(B_con)를 출력한다. 즉, 백 FIFO 제어부(133)는 백 입력 스위칭부(123)가 백 FIFO 입력 데이터(B_in)를 제1 백 메모리(121)로 인가하도록 백 입력 스위칭부(123)로 백 제어신호(B_con)를 출력하고, 제1 백 메모리(121)가 입력되는 데이터를 저장하도록 제1 백 메모리(121)로 백 제어신호(B_con)를 출력한다.
구간(T2n+3)에서, 백 FIFO 제어부(133)는 제1 백 메모리(121)가 소정의 크기의 데이터를 저장하면, 주 제어부(131)로 리드 준비 신호(RD_do)를 출력한다. 주 제어부(131)는 백 FIFO 제어부(133)로부터 리드 준비 신호(RD_do)가 입력되면 외부 메모리(200)가 리드 동작을 수행하도록 외부 메모리(200)로 메모리 제어신호(M_con)를 출력하고, 데이터 버퍼(140)가 외부 메모리(200)로부터 입력되는 데이터(data)를 백 FIFO 입력 데이터(B_in)로 출력하도록 데이터 버퍼 제어신호(DB_con)를 출력한다. 이 때, 주 제어부(131)는 외부 메모리(200)가 도 6의 영역(1B_1)에 대해 리드 동작을 수행하도록 메모리 제어신호(M_con)를 하도록 구성될 수 있다. 또한, 주 제어부(131)는 백 FIFO 제어부(133)로 리드 실행 신호(RD_act)를 출력한다. 백 FIFO 제어부(133)는 리드 실행 신호(RD_act)가 입력되면 백 입력 스위칭부(123)가 입력되는 백 FIFO 입력 데이터(B_in)를 제2 백 메모리(122)로 인가하도록 백 제어신호(B_con)를 백 입력 스위칭부(123)로 출력하고, 제2 백 메모리(122)가 입력되는 데이터를 저장하도록 백 제어신호(B_con)를 제2 백 메모리(122)로 출력한다.
즉, 도 7 내지 도 8에 나타낸 첫 번째 프레임에 대한 데이터 저장 동작을 수행하고 나면, 첫 번째 프레임에 대한 프레임 데이터는 외부 메모리(200)의 영역 들(1A_1, 1B_1, 2A_1, 2B_1, ..., nA_1, 및 nB_1)에 저장되고, 첫 번째 프레임에 대한 데이터 중 첫 번째 라인에 대한 프레임 데이터는 백 FIFO(120)에 저장된다. 또한, 외부 메모리(200)는 라이트/리드 동작시 버스트 모드로 동작한다.
도 9를 참고하여 두 번째 프레임 이후의 프레임에 대한 라이트/리드 동작을 설명하면 다음과 같다.
구간(t_a1)에서, 제어부(130)의 프론트 FIFO 제어부(132)는 인코더(300)로부터 입력되는 입력 유효 신호(F_do)에 응답하여 입력되는 프론트 FIFO 입력 데이터(F_in)가 제1 프론트 메모리(111)에 저장되도록 프론트 FIFO(110)를 제어한다. 또한, 백 FIFO 제어부(133)는 디코더(400)로부터 출력되는 출력 유효 신호(B_do)에 응답하여 백 FIFO(120)의 제1 백 메모리(121)에 저장되어 있는 데이터를 백 FIFO 출력 데이터(B_out)로 출력한다. 백 FIFO 출력 데이터(B_out)는 디코더(400)로 입력되고, 디코딩되어 이전 프레임 데이터(FR_p)로 가속값 계산부(500)로 입력된다. 프론트 FIFO 제어부(132) 및 백 FIFO 제어부(133)의 구체적인 동작은 도 7 및 도 8을 참고로 하면 쉽게 이해될 것이다. 프론트 FIFO 제어부(132)는 제1 프론트 메모리(111)에 소정의 크기에 데이터를 저장하면 주 제어부(131)로 라이트 준비 신호(WR_do)를 출력하고, 백 FIFO 제어부(133)는 제1 백 메모리(121)에 저장된 데이터를 모두 출력하고 나면 주 제어부(131)로 리드 준비 신호(RD_do)를 출력한다.
구간(t_b1)에서, 주 제어부(131)는 프론트 FIFO 제어부(132)로부터 출력되는 라이트 준비 신호(WR_do)에 응답하여 라이트 실행 신호(WR_act)를 프론트 FIFO 제어부(132)로 출력한다. 프론트 FIFO 제어부(132)는 라이트 실행 신호(WR_act)에 응 답하여 제1 프론트 메모리(111)에 저장된 데이터가 프론트 FIFO 출력 데이터(F_out)로 출력되도록 프론트 FIFO(110)를 제어한다. 주 제어부(131)는 프론트 FIFO 출력 데이터(F_out)가 외부 메모리(200)에 버스트 모드로 라이트 되도록 외부 메모리(200) 및 데이터 버퍼(140)를 제어한다. 주 제어부(131)는 외부 메모리(200)가 도 6에 나타낸 외부 메모리(200)의 영역(1A_2)에 상기 데이터를 라이트하도록 외부 메모리(200)를 제어할 수 있다.
구간(t_b2)에서, 주 제어부(131)는 백 FIFO 제어부(133)로부터 출력되는 리드 준비 신호(RD_do)에 응답하여 외부 메모리(200)에 저장된 데이터가 백 FIFO(120)로 출력되도록 외부 메모리(200) 및 데이터 버퍼(140)를 제어한다. 이 때, 주 제어부(131)는 외부 메모리(200)가 도 6에 나타낸 외부 메모리(200)의 영역(2A_1)에 대하여 리드 동작을 수행하도록 외부 메모리(200)를 제어할 수 있다. 또한, 주 제어부(131)는 데이터 버퍼(140)가 외부 메모리(200)로부터 출력되는 데이터(data)를 백 FIFO 입력 데이터(B_in)로 출력하도록 데이터 버퍼(140)를 제어한다. 또한, 주 제어부(131)는 리드 실행 신호(RD_act)를 백 FIFO 제어부(133)로 출력한다. 백 FIFO 제어부(133)는 리드 실행 신호(RD_act)에 응답하여 입력되는 백 FIFO 입력 데이터(B_in)가 제1 백 메모리(121)에 저장되도록 백 FIFO(120)를 제어한다.
구간(t_a2)에서, 제어부(130)의 프론트 FIFO 제어부(132)는 인코더(300)로부터 입력되는 입력 유효 신호(F_do)에 응답하여 입력되는 프론트 FIFO 입력 데이터(F_in)가 제2 프론트 메모리(112)에 저장되도록 프론트 FIFO(110)를 제어한다. 또한, 백 FIFO 제어부(133)는 디코더(400)로부터 출력되는 출력 유효 신호(B_do)에 응답하여 제2 백 메모리(122)에 저장되어 있는 데이터가 백 FIFO 출력 데이터(B_out)로 출력되도록 백 FIFO(120)를 제어한다. 프론트 FIFO 제어부(132)는 제2 프론트 메모리(112)에 소정의 크기의 데이터가 저장되면 라이트 준비 신호(WR_do) 신호를 출력하고, 백 FIFO 제어부(133)는 제2 백 메모리(122)에 저장되어 있는 데이터가 모두 출력되고 나면 리드 준비 신호(RD_do)를 주 제어부(131)로 출력한다.
즉, 구간들(t_a1, t_a2, t_b1, 및 t_b2)의 동작이 종료되면, 현재 프레임의 첫 번째 라인의 프레임 데이터와 이전 프레임의 첫 번째 라인의 프레임 데이터가 가속값 계산부(500)로 입력된다. 또한, 현재 프레임의 첫 번째 라인의 1/2에 대응하는 데이터는 외부 메모리(200)의 영역(1A_2)에 저장되고, 나머지 1/2에 대응하는 데이터는 프론트 FIFO(110)의 제2 프론트 메모리(112)에 저장된다. 또한, 이전 프레임의 두 번째 라인의 1/2에 대응하는 데이터가 백 FIFO(120)의 제1 백 메모리(121)에 저장된다.
구간(t_a3)에서, 프론트 FIFO 제어부(132)는 프론트 FIFO(110)의 제1 프론트 메모리(111)가 입력되는 프론트 FIFO 입력 데이터(F_in)를 입력하여 저장하고, 제2 프론트 메모리(112)가 저장되어 있는 데이터를 프론트 FIFO 출력 데이터(F_out)로 출력하도록 프론트 FIFO(110)를 제어한다. 또한, 백 FIFO 제어부(133)는 백 FIFO(120)의 제1 백 메모리(121)가 저장되어 있는 데이터를 백 FIFO 출력 데이터(B_out)로 출력하도록 백 FIFO(120)를 제어한다.
구간(t_b3)에서, 주 제어부(131)는 프론트 FIFO 제어부(132)로부터 출력되는 라이트 준비 신호(WR_do)에 응답하여 외부 메모리(200)가 프론트 FIFO(110)로부터 출력되는 프론트 FIFO 출력 데이터(F_out)를 입력하여 저장하도록 데이터 버퍼(140) 및 외부 메모리(200)를 제어한다. 이 때, 주 제어부(131)는 프론트 FIFO 출력 데이터(F_out)가 도 6에 나타낸 외부 메모리(200)의 영역(1B_2)에 저장되도록 외부 메모리(200)를 제어할 수 있다.
구간(t_b4)에서, 주 제어부(131)는 백 FIFO 제어부(133)로부터 출력되는 리드 준비 신호(RD_do)에 응답하여 외부 메모리(200)가 리드 동작을 수행하도록 제어한다. 이 때, 주 제어부(131)는 외부 메모리(200)가 도 6에 나타낸 외부 메모리(200)의 영역(2B_1)에 저장된 데이터를 리드하도록 제어할 수 있다. 또한 백 FIFO 제어부(133)는 주 제어부(131)로부터 출력되는 리드 실행 신호(RD_act)에 응답하여 외부 메모리(200)로부터 출력되는 데이터가 제2 백 메모리(122)에 저장되도록 백 FIFO(120)를 제어한다.
구간들(t_a3, t_b3, 및 t_b4)의 동작이 종료되면, 현재 프레임의 두 번째 라인에 대한 데이터 중 1/2이 프론트 FIFO(110)의 제1 프론트 메모리(111)에 저장되고, 현재 프레임의 첫 번째 라인에 대한 데이터 중 나머지 1/2이 외부 메모리(200)에 저장되고, 이전 프레임의 두 번째 라인에 대한 데이터 중 1/2이 백 FIFO(120)의 제1 백 메모리(121)로부터 디코더(400)로 출력되고, 상기 데이터는 디코더(400)에서 디코딩되어 가산값 계산부(500)로 입력된다. 또한 이전 프레임의 두 번째 라인에 대한 데이터 중 나머지 1/2은 백 FIFO(120)의 제2 백 메모리(122)에 저장된다.
구간들(t_a4, t_b5, 및 t_b6)의 동작은 구간들(t_a2, t_b1, 및 t_b2)의 동작 을 참고로 하면 쉽게 이해될 것이다.
즉, 본 발명의 디스플레이 제어기의 메모리 제어부(100)는 입력되는 데이터를 임시로 저장하는 프론트 FIFO(110) 및 출력되는 데이터를 임시로 저장하는 백 FIFO(120)를 구비함으로써 외부 메모리(200)에 버스트 모드로 데이터를 라이트/리드할 수 있다. 따라서, 저속으로 동작하는 외부 메모리(200)를 이용하여 반응 시간 가속기를 구성할 수 있다. 실제로, 시스템 사양이 Full HD(1920*1080), 프레임 레이트 120Hz, RGB 10비트인 시스템의 경우, 본 발명의 반응 시간 가속기의 메모리 제어부(100)를 이용하면, 160MHz로 동작하는 SDRAM을 외부 메모리(200)로 이용할 수 있다. 이 경우, CAS latency가 2클럭, 라이트 동작을 시작할 때 필요한 지연 클럭이 1클럭으로 설정한다면, 도 9에 나타낸 바와 같이 외부 메모리(200)에 하나의 라인에 대응하는 데이터를 라이트/리드 하는 시간(t_b3~t_b6)이 실제로 하나의 라인에 대한 데이터가 전송되는 시간(t_a3 및 t_a4)보다 약간 길 수 있지만, 일반적으로 각 라인 사이에 포치(porch) 구간이 존재하므로 동작상 문제가 발생하지 않는다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 반응 시간 가속기의 일실시예의 구성을 나타내는 것이다.
도 2는 도 1에 나타낸 본 발명의 반응 시간 가속기의 메모리 제어부의 일실시예의 구성을 나타내는 것이다.
도 3은 도 2에 나타낸 본 발명의 반응 시간 가속기의 메모리 제어부의 프론트 FIFO의 일실시예의 구성을 나타내는 것이다.
도 4는 도 2에 나타낸 본 발명의 반응 시간 가속기의 메모리 제어부의 백 FIFO의 일실시예의 구성을 나타내는 것이다.
도 5는 도 2에 나타낸 본 발명의 반응 시간 가속기의 메모리 제어부의 제어부의 일실시예의 구성을 나타내는 것이다.
도 6은 도 1에 나타낸 본 발명의 반응 시간 가속기의 외부 메모리의 메모리 맵핑의 일실시예를 나타내는 것이다.
도 7은 첫 번째 프레임이 입력되는 경우의 본 발명의 반응 시간 가속기의 메모리 제어부의 동작을 설명하기 위한 동작 타이밍도이다.
도 8은 첫 번째 프레임에 대한 데이터 저장이 종료되는 경우의 본 발명의 반응 시간 가속기의 메모리 제어부의 동작을 설명하기 위한 동작 타이밍도이다.
도 9는 두 번째 이후의 프레임에 대한 데이터가 입력되는 경우의 본 발명의 반응 시간 가속기의 메모리 제어부의 동작을 설명하기 위한 동작 타이밍도이다.

Claims (10)

  1. 외부 메모리; 및
    현재 프레임 데이터를 압축하여 프론트 FIFO 입력 데이터를 생성하고, 상기 프론트 FIFO 입력 데이터를 임시 저장한 후 상기 외부 메모리에 버스트 모드로 라이트하고, 상기 외부 메모리로부터 데이터를 버스트 모드로 리드하여 백 FIFO 출력 데이터로 임시 저장한 후 상기 백 FIFO 출력 데이터를 디코딩하여 이전 프레임 데이터를 출력하는 타이밍 컨트롤러를 구비하는 것을 특징으로 하는 디스플레이 제어기.
  2. 제1항에 있어서, 상기 타이밍 컨트롤러는
    상기 현재 프레임 데이터를 압축하여 상기 프론트 FIFO 입력 데이터를 생성하고, 상기 프론트 FIFO 입력 데이터 및 상기 프론트 FIFO 입력 데이터가 유효한 구간을 나타내는 입력 유효 신호를 출력하는 인코더;
    상기 입력 유효 신호에 응답하여 상기 프론트 FIFO 입력 데이터를 임시 저장한 후 상기 외부 메모리에 버스트 모드로 라이트하고, 출력 유효 신호에 응답하여 상기 외부 메모리로부터 데이터를 버스트 모드로 리드하여 상기 백 FIFO 출력 데이터로 임시 저장한 후 상기 백 FIFO 출력 데이터로 출력하는 메모리 제어부; 및
    디코딩 준비가 완료되면 상기 출력 유효 신호를 출력하고, 상기 백 FIFO 출력 데이터를 입력하여 디코딩하여 상기 이전 프레임 데이터를 출력하는 디코더를 구비하고,
    상기 디스플레이 제어기는
    상기 현재 프레임 데이터와 상기 이전 프레임 데이터를 입력하고 비교하여 가속값을 출력하는 가속값 계산부를 더 구비하는 것을 특징으로 하는 디스플레이 제어기.
  3. 제2항에 있어서, 상기 메모리 제어부는
    상기 입력 유효 신호 및 상기 출력 유효 신호에 응답하여 프론트 제어신호, 백 제어신호, 메모리 제어신호, 및 데이터 버퍼 제어신호를 출력하는 제어부;
    상기 프론트 제어신호에 응답하여 상기 프론트 FIFO 입력 데이터를 임시 저장하고, 저장된 데이터를 프론트 FIFO 출력 데이터로 출력하는 프론트 FIFO;
    상기 백 제어신호에 응답하여 백 FIFO 입력 데이터를 임시 저장하고 저장된 데이터를 상기 백 FIFO 출력 데이터로 출력하는 백 FIFO; 및
    상기 데이터 버퍼 제어신호에 응답하여 상기 프론트 FIFO 출력 데이터를 상기 외부 메모리로 출력하거나, 상기 외부 메모리로부터 출력되는 데이터를 상기 백 FIFO 입력 데이터로 출력하는 데이터 버퍼를 구비하고,
    상기 외부 메모리는 상기 메모리 제어신호에 응답하여 상기 데이터 버퍼로부터 입력되는 데이터를 버스트 모드로 라이트하거나, 저장된 데이터를 버스트 모드로 리드하여 상기 데이터 버퍼로 출력하는 것을 특징으로 하는 디스플레이 제어기.
  4. 제3항에 있어서, 상기 프론트 FIFO는
    상기 프론트 제어신호에 응답하여 데이터를 저장하고 출력하는 제1 프론트 메모리 및 제2 프론트 메모리;
    상기 프론트 제어신호에 응답하여 상기 프론트 FIFO 입력 데이터를 상기 제1 프론트 메모리 또는 상기 제2 프론트 메모리로 출력하는 프론트 입력 스위칭부; 및
    상기 프론트 제어신호에 응답하여 상기 제1 프론트 메모리 또는 상기 제2 프론트 메모리로부터 출력되는 데이터를 상기 프론트 FIFO 출력 데이터로 출력하는 프론트 출력 스위칭부를 구비하는 것을 특징으로 하는 디스플레이 제어기.
  5. 제4항에 있어서, 상기 백 FIFO는
    상기 백 제어신호에 응답하여 데이터를 저장하고 출력하는 제1 백 메모리 및 제2 백 메모리;
    상기 백 제어신호에 응답하여 상기 백 FIFO 입력 데이터를 상기 제1 백 메모리 또는 상기 제2 백 메모리로 출력하는 백 입력 스위칭부; 및
    상기 백 제어신호에 응답하여 상기 제1 백 메모리 또는 상기 제2 백 메모리로부터 출력되는 데이터를 상기 백 FIFO 출력 데이터로 출력하는 백 출력 스위칭부를 구비하는 것을 특징으로 하는 디스플레이 제어기.
  6. 제5항에 있어서, 상기 제1 및 제2 프론트 메모리 및 상기 제1 및 2제2 백 메모리 각각은
    듀얼 포트 메모리인 것을 특징으로 하는 디스플레이 제어기.
  7. 제5항에 있어서, 상기 제어부는
    첫 번째 프레임에 대한 프레임 데이터가 입력될 경우
    제1 입력 구간에서 상기 유효 입력 신호에 응답하여 상기 프론트 FIFO 입력 데이터가 상기 제1 프론트 메모리에 저장되도록 상기 프론트 제어신호를 출력하고,
    제2 입력 구간에서 상기 제1 프론트 메모리에 저장된 데이터가 상기 프론트 FIFO 출력 데이터로 출력되고, 상기 유효 입력 신호에 응답하여 상기 프론트 FIFO 입력 데이터가 상기 제2 프론트 메모리에 저장되도록 상기 프론트 제어신호를 출력하고, 상기 프론트 FIFO 출력 데이터가 상기 외부 메모리에 버스트 모드로 라이트 되도록 상기 메모리 제어신호 및 상기 데이터 버퍼 제어신호를 출력하고,
    제3 입력 구간에서 상기 제2 프론트 메모리에 저장된 데이터가 상기 프론트 FIFO 출력 데이터로 출력되고, 상기 유효 입력 신호에 응답하여 상기 프론트 FIFO 입력 데이터가 상기 제1 프론트 메모리에 저장되도록 상기 프론트 제어신호를 출력하고, 상기 프론트 FIFO 출력 데이터가 상기 외부 메모리에 버스트 모드로 라이트 되도록 상기 메모리 제어신호 및 상기 데이터 버퍼 제어신호를 출력하고,
    상기 제2 입력 구간 및 상기 제3 입력 구간의 동작을 첫 번째 프레임에 대한 데이터를 모두 저장할 때까지 반복하고, 첫 번째 프레임에 대한 데이터를 모두 저장하면 상기 외부 메모리로부터 첫 번째 프레임에 대한 데이터 중 첫 번째 라인에 대한 데이터를 버스트 모드로 리드하여 상기 제1 백 메모리 및 상기 제2 백 메모리 에 임시 저장하도록 상기 메모리 제어신호, 상기 데이터 버퍼 제어신호, 및 상기 백 제어신호를 출력하는 것을 특징으로 하는 디스플레이 제어기.
  8. 제7항에 있어서, 상기 제어부는
    두 번째 이후의 프레임에 대한 데이터가 입력될 경우
    제1 입출력 구간에서 상기 프론트 FIFO 입력 데이터가 상기 제1 프론트 메모리에 저장되도록 상기 프론트 제어신호를 출력하고, 상기 제1 백 메모리에 저장된 데이터가 상기 백 FIFO 출력 데이터로 출력되도록 상기 백 제어신호를 출력하고,
    제2 입출력 구간에서 상기 프론트 FIFO 입력 데이터가 상기 제2 프론트 메모리에 저장되고, 상기 제1 프론트 메모리에 저장된 데이터가 상기 프론트 FIFO 출력 데이터로 출력되도록 상기 프론트 제어신호를 출력하고, 상기 프론트 FIFO 출력 데이터가 상기 외부 메모리에 버스트 모드로 라이트되고, 상기 외부 메모리에 저장된 이전 프레임에 대한 데이터 중 두 번째 라인의 1/2에 대응하는 프레임 데이터가 버스트 모드로 리드되어 상기 백 FIFO 입력 데이터로 출력되도록 상기 메모리 제어신호 및 상기 데이터 버퍼 제어신호를 출력하고, 상기 제2 백 메모리에 저장된 데이터가 상기 백 FIFO 출력 데이터로 출력되고, 상기 백 FIFO 입력 데이터가 상기 제1 백 메모리에 저장되도록 상기 백 제어신호를 출력하고,
    제3 입출력 구간에서 상기 프론트 FIFO 입력 데이터가 상기 제1 프론트 메모리에 저장되고, 상기 제2 프론트 메모리에 저장된 데이터가 상기 프론트 FIFO 출력 데이터로 출력되도록 상기 프론트 제어신호를 출력하고, 상기 프론트 FIFO 출력 데 이터가 상기 외부 메모리에 버스트 모드로 라이트되고, 상기 외부 메모리에 저장된 이전 프레임에 대한 데이터 중 두 번째 라인의 나머지1/2에 대응하는 프레임 데이터가 버스트 모드로 리드되어 상기 백 FIFO 입력 데이터로 출력되도록 상기 메모리 제어신호 및 상기 데이터 버퍼 제어신호를 출력하고, 상기 제1 백 메모리에 저장된 데이터가 상기 백 FIFO 출력 데이터로 출력되고, 상기 백 FIFO 입력 데이터가 상기 제2 백 메모리에 저장되도록 상기 백 제어 신호를 출력하고,
    프레임 데이터 중 나머지 라인들 각각에 대하여 상기 제2 입출력 구간 및 상기 제3 입출력 구간의 동작을 반복하여 수행하는 것을 특징으로 하는 디스플레이 제어기.
  9. 제8항에 있어서, 상기 제어부는
    상기 입력 유효 신호 및 라이트 실행 신호에 응답하여 상기 프론트 제어신호를 출력하고, 상기 제1 프론트 메모리 또는 제2 프론트 메모리에 소정의 크기의 데이터가 라이트되면 라이트 준비 신호를 출력하고, 상기 첫 번째 프레임에 대한 데이터가 상기 프론트 FIFO에 전부 입출력되면 제1 프레임 종료 신호를 출력하는 프론트 FIFO 제어부;
    상기 제1 프레임 종료 신호, 상기 출력 유효 신호, 및 리드 실행 신호에 응답하여 상기 백 제어신호를 출력하고, 상기 제1 백 메모리 또는 상기 제2 백 메모리에 저장된 데이터가 모두 출력되면 리드 준비 신호를 출력하는 백 FIFO 제어부; 및
    상기 라이트 준비 신호에 응답하여 상기 프론트 FIFO 출력 데이터가 상기 외부 메모리에 버스트 모드로 라이트 되도록 상기 메모리 제어신호, 상기 데이터 버퍼 제어신호, 및 상기 라이트 실행 신호를 출력하고, 상기 리드 준비 신호에 응답하여 상기 외부 메모리에 저장된 데이터를 버스트 모드로 리드하여 상기 백 FIFO로 출력되도록 상기 메모리 제어신호, 상기 데이터 버퍼 제어신호, 및 상기 리드 실행 신호를 출력하는 주 제어부를 구비하는 것을 특징으로 하는 디스플레이 제어기.
  10. 제9항에 있어서, 상기 외부 메모리는
    제n 내지 제n+3 뱅크를 구비하고,
    상기 제어부는 상기 제1 프론트 메모리로부터 출력되는 데이터는 상기 제n 및 상기 제n+2 뱅크에 순차적으로 저장되고, 상기 제2 프론트 메모리로부터 출력되는 데이터는 상기 제n+1 및 상기 제n+3 뱅크에 순차적으로 저장되도록 상기 메모리 제어신호를 출력하는 것을 특징으로 하는 디스플레이 제어기.
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