TWI409563B - 電泳式顯示裝置 - Google Patents

Description

電泳式顯示裝置

本發明是有關於一種電泳式顯示裝置。

在電子技術日益進步的今天，為使用者在資訊的閱讀更為便利，電子紙成為一種流行的新時代產物。在這種電子紙技術下，人們可以不需要攜帶數量繁多且厚重的書本或雜誌，就可以達到閱讀大量資訊的目的。而電子紙技術中，電泳式顯示裝置則是一種常見且受歡迎的實施方式。

請參照圖1繪示的習知的電泳式顯示裝置100。電泳式顯示裝置100中包括多個畫素單元110~140，各畫素單元陣列排列於掃描線GL1~GL4及資料線DL1~DL5間，其中的掃描線GL1~GL4與資料線DL1~DL5相互垂直。畫素單元110~140除連接對應的掃描線與資料線外，還分別透過傳輸線TL1~TL4及TA1接收交流的共用電壓VCOM。由於習知的電泳式顯示裝置100的面板佈局上，只有連接第一條掃描線GL1的畫素單元110、120所對應連接的共用電壓VCOM是直接連接到提供共用電壓VCOM的電源裝置(未繪示)的，連接其他條掃描線GL1的畫素單元130~140則是透過較長距離的透明導電膜(Indium tin oxide,ITO)來與電源裝置連接，也因此，每一條掃描線上的畫素單元所連接的共用電壓VCOM間，都有一個時間上的延遲。

請參照圖2，圖2繪示習知的電泳式顯示裝置畫素單元畫素電壓與共用電壓的關係圖。其中第一列Line1的畫素單元上的畫素電壓與共用電壓VCOM是同步的，而最後一列LineN的畫素單元上的畫素電壓則與共用電壓VCOM有如區域D1的時間延遲(在顯示畫面不改變的情況下)。並由於電泳式的顯示裝置的導通時間tON與關閉時間tOFF是不相同的，因此這個區域D1的時間差在連續的出現後，會產生所謂的殘影現象(image fading)。

本發明提供一種電泳式顯示裝置，有效減低因不同畫素單元列接收的共用電壓間的延遲所產生的殘影現象。

本發明提供一種電泳式顯示裝置，包括多數個畫素單元列、多數條共用電壓傳輸線以及共用電壓產生器。多條共用電壓傳輸線分別耦接畫素單元列，共用電壓傳輸線沿佈局方向延伸與共用線段直接連接。共用電壓產生器產生交流的共用電壓，並提供共用電壓直接電性連接至共用線段的連接點。其中，由連接點至第一條共用電壓傳輸線所需要的傳輸時間延遲與由連接點至最後一條共用電壓傳輸線所需要的傳輸時間延遲相等。

在本發明之一實施例中，上述之連接點為共用線段的中心點。

在本發明之一實施例中，上述之共用電壓傳輸線利用透明導電膜(indium tin oxide,ITO)來形成。

在本發明之一實施例中，上述之各畫素單元列包括多個畫素單元。

在本發明之一實施例中，上述之各畫素單元包括薄膜電晶體、儲存電容以及顯示電容。薄膜電晶體的控制端耦接掃描線，其第一端耦接資料線。儲存電容串接在薄膜電晶體的第二端與共用電壓傳輸線的其中之一間。顯示電容則與儲存電容並連耦接。

基於上述，本發明藉由將交流的共用電壓直接提供至布局位置位於中間的畫素單元列，並透過多條的共用電壓傳輸線分別將共用電壓傳送至不同的畫素單元列。如此一來，各畫素單元列所接收的共用電壓的延遲被平均的分散，有效降低殘影現象的產生。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖3，圖3繪示本發明的一實施例的電泳式顯示裝置300的示意圖。電泳式顯示裝置300包括多數條的畫素單元列10~40、多數條共用電壓傳輸線TL1~TL4、共用線段TA1以及共用電壓產生器360。畫素單元列10~40各包括多數個畫素單元(以畫素單元列10為例，畫素單元列10包括畫素單元310~320等)。共用電壓傳輸線TL1~TL4則分別耦接畫素單元列10~40，並用以傳輸交流的共用電壓VCOM。畫素單元列10~40分別耦接掃瞄線GL1~GL4並共同耦接資料線DL1~DL5。其中的資料線DL1~DL5分別耦接至各畫素單元列10~40中的各個畫素單元(如畫素單元310~330)。

另外，共用電壓傳輸線TL1~TL4均沿著佈局方向S1延伸，並直接電性連接於共用線段TA1。在此，共用線段TA1也是可以用來傳輸共用電壓VCOM的導電傳輸線。

共用電壓產生器360則用來產生共用電壓VCOM，共用電壓產生器360並提供共用電壓VCOM直接電性連接至共用線段TA1上的連接點MPT。

附帶一提的，上述的共用電壓傳輸線TL1~TL4與共用線段TA1都可以利用透明導電膜的材質來形成，使其不影響電泳式顯示裝置300的顯示開口率，並可以有效傳送共用電壓VCOM。也因此，共用電壓傳輸線TL1~TL4與共用線段TA1上，都具有一個不可以被忽略的電阻值。換句話說，當共用電壓VCOM在共用電壓傳輸線TL1~TL4與共用線段TA1進行傳輸時，也都將會因為其上所具有的電阻值而有一定程度的時間延遲。

而連接點MPT的選定，就是希望可以使由連接點MPT至第一條共用電壓傳輸線TL1所需要的傳輸時間延遲DE1與由連接點MPT至最後一條共用電壓傳輸線TL4所需要的傳輸時間延遲DE2相等。若是在共用線段TA1上的各單位長度所提供的電阻值是相同的情況下(也就是說共用線段TA1是一條寬度、密度均勻的傳輸導線)，連接點MPT恰等於共用線段TA1的中心點。

從另一個角度來看，若是共用線段TA1並非一條寬度、密度均勻的傳輸導線，而其單位長度所提供的電阻值並不相同，連接點MPT則選可以選定在不為共用線段TA1的中心點上，而可以依據實際的計算，來獲知共用線段TA1上傳輸至第一條共用電壓傳輸線TL1及最後一條共用電壓傳輸線T4具有相同的傳輸時間延遲的最合適的連接點MPT。

本發明實施例中的共用線段TA1並非必要是如圖3所繪示的是一條直線，共用線段TA1可以因應電泳式顯示裝置300的顯示面板的佈局需求而有所彎折，重點是共用電壓VCOM需被直接提供至符合前述說明中所要求的連接點MPT上。

共用電壓產生器360則是用來產生共用電壓VCOM。而由於本實施例中的共用電壓產生器360所產生的是交流的共用電壓VCOM，因此，共用電壓產生器360還必須依據電泳式顯示裝置300掃瞄的時序來提供共用電壓的轉態點。關於共用電壓產生器360的實施細節則為本領域具通常知識者所熟知的技術，在此恕不贅述。

以下請參照圖3A，圖3A繪示本發明實施例的畫素單元310的示意圖。畫素單元310包括薄膜電晶體TFT1、儲存電容CS以及顯示電容CD。薄膜電晶體TFT1的控制端耦接掃描線G1，其第一端耦接資料線DL1，儲存電容CS串接在薄膜電晶體TFT1的第二端與共用電壓傳輸線TL1間，顯示電容CD則與儲存電容CS並連耦接。

接著並請參照圖4，圖4繪示本發明實施例的電泳式顯示裝置300的波形圖。由於共用電壓VCOM被直接提供到傳輸至第一條共用電壓傳輸線TL1與傳輸至最後一條共用電壓傳輸線TL4所需要的傳輸時間延遲相等連接點MPT上，因此，交流共用電壓VCOM因傳輸而產生的時間延遲會被均勻分配到各個畫素單元列310~340上。畫素單元列310上的畫素電壓V310與共用電壓VCOM的時間延遲的區域D2將會與畫素單元列340上的畫素電壓V340與共用電壓VCOM的時間延遲的區域D3的大小相同，並且只有圖2所繪示的區域D1的一半。

綜上所述，本發明利用將共用電壓直接提供至傳輸至第一條共用電壓傳輸線及最後一條共用電壓傳輸線具有相同的傳輸時間延遲的連接點MPT上，使得交流的共用電壓在各傳輸線上所造成的傳輸時間延遲得以平均分配到各個畫素單元列中，有效的降低這個傳輸時間延遲對電泳式顯示裝置所產生的影響，進而減低殘影現象的發生。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、300．．．電泳式顯示裝置

10~40、Line1、LineN．．．畫素單元列

110~140、310~330．．．畫素單元

360．．．共用電壓產生器

GL1~GL4．．．掃瞄線

DL1~DL5．．．資料線

DE1、DE2．．．傳輸時間延遲

VCOM．．．共用電壓

MPT．．．連接點

TL1~TL4．．．共用電壓傳輸線

TA1．．．共用線段

S1．．．佈局方向

TFT1．．．薄膜電晶體

CS．．．儲存電容

CD．．．顯示電容

V310、V340．．．畫素電壓

D1~D3．．．區域

圖1繪示的習知的電泳式顯示裝置100。

圖2繪示習知的電泳式顯示裝置畫素單元畫素電壓與共用電壓的關係圖。

圖3繪示本發明的一實施例的電泳式顯示裝置300的示意圖。

圖3A繪示本發明實施例的畫素單元310的示意圖。

圖4繪示本發明實施例的電泳式顯示裝置300的波形圖。

300．．．電泳式顯示裝置

10~40．．．畫素單元列

310~330．．．畫素單元

360．．．共用電壓產生器

GL1~GL4．．．掃瞄線

DL1~DL5．．．資料線

DE1、DE2．．．傳輸時間延遲

VCOM．．．共用電壓

MPT．．．連接點

TL1~TL4．．．共用電壓傳輸線

TA1．．．共用線段

S1．．．佈局方向

Claims (5)

1. 一種電泳式顯示裝置，包括：多數個畫素單元列；多數條共用電壓傳輸線，分別耦接該些畫素單元列，該些共用電壓傳輸線沿一佈局方向延伸與一共用線段直接連接；以及一共用電壓產生器，產生交流的一共用電壓，並提供該共用電壓直接電性連接至該共用線段的一連接點，其中，由該連接點至第一條共用電壓傳輸線所需要的傳輸時間延遲與由該連接點至最後一條共用電壓傳輸線所需要的傳輸時間延遲相等。
2. 如申請專利範圍第1項所述之電泳式顯示裝置，其中該連接點為該共用線段的中心點。
3. 如申請專利範圍第1項所述之電泳式顯示裝置，其中該些共用電壓傳輸線利用透明導電膜(indium tin oxide,ITO)來形成。
4. 如申請專利範圍第1項所述之電泳式顯示裝置，其中各該畫素單元列包括多數個畫素單元。
5. 如申請專利範圍第1項所述之電泳式顯示裝置，其中各該畫素單元包括：一薄膜電晶體，其控制端耦接一掃描線，其第一端耦接一資料線；一儲存電容，串接在該薄膜電晶體的第二端與該些共用電壓傳輸線的其中之一間；以及一顯示電容，與該儲存電容並連耦接。