KR20150136198A - 액정 표시 장치 - Google Patents

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Abstract

액정 표시 장치는 픽셀 전극과 스토리지 전압 라인 사이에 연결된 스토리지 커패시터를 포함하는 픽셀, 상기 스토리지 전압 라인과 제1 노드 사이에 연결된 광 감지부, 및 상기 제1 노드의 전압을 센싱 라인으로 전달하는 전달부를 포함한다. 액정 표시 장치는 광 감지 픽셀의 구동 전압을 픽셀에서 사용되는 스토리지 전압으로 이용함으로써 개구율이 향상된다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY APPARATUS}
본 발명은 액정 표시 장치에 관한 것으로, 좀 더 구체적으로는 접촉 감지 기능을 갖는 액정 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기 생성 전극(field generating electrode)이 각각 형성되어 있는 두 장의 표시판들과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
터치 스크린 패널(touch screen panel)은 화면 위에 손가락 또는 터치 펜(touch pen, stylus) 등을 접촉해 문자나 그림을 쓰고 그리거나, 아이콘을 실행시켜 컴퓨터 등의 기계에 원하는 명령을 수행시키는 장치를 말한다.
터치 스크린 패널을 구비한 액정 표시 장치는 사용자의 손가락 또는 터치 펜 등이 화면에 접촉하였는지 여부 및 접촉 위치 정보를 알아낼 수 있다. 그런데, 이러한 액정 표시 장치는 터치 스크린 패널로 인하여 원가 상승, 터치 스크린 패널을 액정 표시판 위에 접착시키는 공정 추가로 인한 수율 감소, 액정 표시판의 휘도 저하, 제품 두께 증가 등의 문제가 있다.
따라서 터치 스크린 패널 대신에 영상을 표시하는 표시 패널에 박막 트랜지스터로 이루어진 광 감지 픽셀을 픽셀과 함께 구비하는 기술이 개발되어 왔다. 광 감지 픽셀은 사용자의 손가락 등이 화면에 가한 압력 및/또는 빛의 변화를 감지함으로써 액정 표시 장치가 사용자의 손가락 등이 화면에 접촉하였는지 여부 및 접촉 위치 정보를 알아낼 수 있게 한다. 그러나, 광 감지 픽셀을 표시 패널에 구비함에 따라서 표시 패널의 개구율이 감소하는 문제가 있다.
따라서 본 발명의 목적은 개구율이 향상된 액정 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 액정 표시 장치는: 픽셀 전극과 스토리지 전압 라인 사이에 연결된 스토리지 커패시터를 포함하는 픽셀, 상기 스토리지 전압 라인과 제1 노드 사이에 연결된 광 감지부, 및 상기 제1 노드의 전압을 센싱 라인으로 전달하는 전달부를 포함한다.
이 실시예에 있어서, 상기 픽셀은, 데이터 라인 및 상기 픽셀 전극 사이에 연결되고, 게이트 라인과 연결된 게이트 단자를 포함하는 트랜지스터, 및 상기 픽셀 전극과 공통 전극 사이에 연결된 커패시터를 더 포함한다.
이 실시예에 있어서, 상기 광 감지부는, 상기 스토리지 전압 라인과 상기 제1 노드 사이에 연결되고, 제1 신호에 의해 제어되는 게이트 전극을 포함하는 광 감지 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 광 감지부는, 상기 스토리지 전압 라인과 상기 제1 노드 사이에 연결된 제1 커패시터를 더 포함한다.
이 실시예에 있어서, 상기 전달부는, 상기 제1 노드와 상기 센싱 라인 사이에 연결되고, 상기 게이트 라인과 연결된 게이트 전극을 포함하는 전달 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1 신호는 게이트 오프 전압이다.
이 실시예에 있어서, 상기 광 감지부는, 상기 제1 노드와 상기 제1 신호 사이에 연결된 제2 커패시터를 더 포함한다.
이 실시예에 있어서, 상기 전달부는, 상기 제1 노드와 상기 센싱 라인 사이에 연결되고, 상기 게이트 라인과 연결된 게이트 전극을 포함하는 전달 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1 신호는 상기 픽셀과 인접한 다음 픽셀과 연결된 다음 게이트 라인으로 제공되는 신호이다.
이 실시예에 있어서, 상기 전달부는, 상기 스토리지 전압 라인과 제2 노드 사이에 연결되고, 상기 제1 노드와 연결된 게이트 전극을 포함하는 제1 전달 트랜지스터, 및 상기 제2 노드와 상기 센싱 라인 사이에 연결되고, 상기 게이트 라인과 연결된 게이트 전극을 포함하는 제2 전달 트랜지스터를 포함한다.
이와 같은 구성을 갖는 액정 표시 장치는 광 감지 픽셀의 구동 전압을 픽셀에서 사용되는 스토리지 전압으로 이용함으로써 개구율이 향상된다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 도 1에 도시된 액정 표시 장치의 하나의 제1 픽셀, 하나의 제2 픽셀 및 하나의 광 감지 픽셀에 대한 회로도이다.
도 3은 도 2에 도시된 광 감지 픽셀을 포함하는 도 1에 도시된 표시 패널의 일부를 나타낸 평면도이다.
도 4는 도 3의 I-I'선에 따른 단면도이다.
도 5는 II-II'선에 따른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 액정 표시 장치의 블록도이다.
도 7은 도 6에 도시된 액정 표시 장치의 하나의 제1 픽셀, 하나의 제2 픽셀 및 하나의 광 감지 픽셀에 대한 일 실시예에 따른 회로도이다.
도 8은 도 7에 도시된 광 감지 픽셀을 포함하는 도 6에 도시된 표시 패널의 일부를 나타낸 평면도이다.
도 9는 도 3의 III-III'선에 따른 단면도이다.
도 10은 도 6에 도시된 액정 표시 장치의 하나의 제1 픽셀, 하나의 제2 픽셀 및 하나의 광 감지 픽셀에 대한 다른 실시예에 따른 회로도이다.
도 11은 도 10에 도시된 광 감지 픽셀을 포함하는 도 6에 도시된 표시 패널의 일부를 나타낸 평면도이다.
도 12는 도 3의 IV-IV'선에 따른 단면도이다.
도 13은 본 발명의 실시예에 따른 리드아웃 회로의 일부의 예를 보여주는 도면이다.
도 14는 도 13에 도시된 리드아웃 회로의 동작 예를 보여주는 타이밍도이다.]
도 15는 도 13에 도시된 리드아웃 회로의 다른 동작 예를 보여주는 타이밍도이다.
도 16은 도 13에 도시된 리드아웃 회로의 다른 동작 예를 보여주는 타이밍도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 블록도이다.
도 1을 참조하면, 액정 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 게이트 드라이버(130), 데이터 드라이버(140) 전압 발생기(150) 및 리드아웃 회로(160)를 포함한다.
표시 패널(110)은 제1 방향(D1)으로 신장하는 복수의 게이트 라인들(GL1-GLn) 및 게이트 라인들(GL1~GLn)에 교차하는 제2 방향(D2)으로 신장하는 복수의 데이터 라인들(DL1-DLm), 복수의 제1 픽셀들(PX1), 복수의 제2 픽셀들(PX2), 제2 방향(D2)으로 신장하는 센싱 라인들(SL1~SLm/3) 그리고 복수의 광 감지 픽셀들(SP1)을 포함한다.
하나의 게이트 라인(GLj)(단, j는 1≤j≤n 인 양의 정수)에는 제1 픽셀들(PX1), 제2 픽셀들(PX2) 및 광 감지 픽셀들(SP1)이 연결된다. 제1 픽셀들(PX1)은 대응하는 게이트 라인(GLj)의 상측에 배열되고, 인접한 좌측 데이터 라인들 즉, 홀수 번째 데이터 라인들(DL1, DL3, DL5, ...)에 각각 연결된다. 제2 픽셀들(PX2)은 대응하는 게이트 라인(GLj)의 하측에 배열되고, 인접한 우측 데이터 라인들 즉, 짝수 번째 데이터 라인들(DL2, DL4, DL5, ...)에 각각 연결된다. 복수의 광 감지 픽셀들(SP1) 각각은 센싱 라인들(SL1~SLm/3) 중 대응하는 어느 하나 및 게이트 라인들(GL1-GLn) 중 대응하는 어느 하나와 연결된다. 표시 패널(110)에 구비된 복수의 픽셀들(PX) 및 복수의 광 감지 픽셀들(SP1)의 구성은 추후 상세히 설명된다.
타이밍 컨트롤러(120)는 외부로부터 영상 신호(RGB) 및 이의 표시를 제어하기 위한 제어 신호들(CTRL) 예를 들면, 수직 동기 신호, 수평 동기 신호, 메인 클럭 신호 및 데이터 인에이블 신호 등을 제공받는다. 또한 타이밍 컨트롤러(120)는 리드 아웃 회로(160)로부터 감지 신호(SS)를 수신한다. 타이밍 컨트롤러(120)는 영상 신호(RGB)를 데이터 신호(DATA)로 변환하고, 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 출력한다.
데이터 드라이버(140)는 타이밍 컨트롤러(120)로부터의 데이터 신호(DATA), 제1 제어 신호(CONT1)에 응답해서 데이터 라인들(DL1-DLm)을 구동하기 위한 계조 전압들을 출력한다.
게이트 드라이버(130)는 타이밍 컨트롤러(120)로부터의 제2 제어 신호(CONT2)에 응답해서 게이트 라인들(GL1-GLn)을 게이트 온 전압(VON) 및 게이트 오프 전압(VOFF) 중 어느 하나로 구동한다.
게이트 드라이버(130)는 비정질-실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor) 또는 산화물 반도체 트랜지스터를 포함하는 회로로 구현되어서 표시 패널(110)과 동일한 기판 상에 형성될 수 있다.
전압 발생기(150)는 표시 패널(110) 및 게이트 드라이버(130)의 동작에 필요한 공통 전압(VCOM), 스토리지 전압(VST), 게이트 온 전압(VON) 및 게이트 오프 전압(OVFF)을 발생한다.
리드아웃 회로(160)는 복수의 광 감지 픽셀들(SP1)로부터 센싱 라인들(SL1~SLm/3)을 통해 수신되는 감지 전압들에 대응하는 감지 신호(SS)를 타이밍 컨트롤러(120)로 제공한다.
도 2는 도 1에 도시된 액정 표시 장치의 하나의 제1 픽셀, 하나의 제2 픽셀 및 하나의 광 감지 픽셀에 대한 회로도이다.
도 2를 참조하면, 도 1에 도시된 제1 픽셀들(PX1) 각각은 스위칭 트랜지스터(T1), 액정 커패시터(CLC1) 및 스토리지 커패시터(CST1)를 포함한다. 스토리지 전압(VST)을 전달하는 스토리지 전압 라인(VSTL) 및 게이트 오프 전압(VOFF)을 전달하는 게이트 오프 전압 라인(VOFFL) 각각은 게이트 라인(GLj)과 평행하게 제1 방향(D1)으로 신장한다.
스위칭 트랜지스터(T1)는 대응하는 데이터 라인(DLi)과 연결 노드(NC1) 사이에 연결되고, 대응하는 게이트 라인(GLj)에 연결된 게이트 전극을 포함한다(단, i는 1≤i≤m인 양의 정수, j는 1≤j≤n인 양의 정수). 액정 커패시터(CLC1)는 연결 노드(NC1)와 연결된 픽셀 전극(PE) 및 공통 전압(VCOM)과 연결된 공통 전극(CE)을 포함한다. 스토리지 커패시터(CST1)는 연결 노드(NC1)와 스토리지 전압 라인(VSTL) 사이에 연결된다.
도 1에 도시된 제2 픽셀들(PX2) 각각은 스위칭 트랜지스터(T2), 액정 커패시터(CLC2) 및 스토리지 커패시터(CST2)를 포함한다. 스위칭 트랜지스터(T2)는 대응하는 데이터 라인(DLi+1)과 연결 노드(NC2) 사이에 연결되고, 대응하는 게이트 라인(GLj)에 연결된 게이트 전극을 포함한다(단, i는 1≤i≤m인 양의 정수, j는 1≤j≤n인 양의 정수). 액정 커패시터(CLC2)는 연결 노드(NC2)와 공통 전압(VCOM) 사이에 연결된다. 스토리지 커패시터(CST2)는 연결 노드(NC2)와 스토리지 전압 라인(VSTL) 사이에 연결된다.
도 1에 도시된 바와 같이, 센싱 라인들(SL1~SLm/3)은 6 개의 데이터 라인들마다 하나씩 배열되고, 센싱 라인들(SL1~SLm/3)에 인접하게 광 감지 픽셀들(SP1)이 배열된다. 이 실시예에서 제1 픽셀들(PX1)의 수와 광 감지 픽셀들(SP1)의 수의 비율은 3:1이나, 다른 실시예에서, 15:1 또는 30:1 등의 비율을 가질 수 있다.
광 감지 픽셀들(SP1) 각각은 광 감지부(101) 및 전달부(102)를 포함한다. 광 감지부(101)는 광 감지 트랜지스터(ST1) 및 커패시터(C1)를 포함하고, 전달부(102)는 전달 트랜지스터(TT1)를 포함한다. 광 감지 트랜지스터(ST1)는 스토리지 전압 라인(VSTL)과 제1 노드(N1) 사이에 연결되고, 게이트 오프 전압 라인(VOFFL)과 연결된 게이트 전극을 포함한다.
커패시터(C1)는 제1 노드(N1)와 스토리지 전압 라인(VSTL) 사이에 연결된다. 전달 트랜지스터(TT1)는 제1 노드(N1)와 대응하는 센싱 라인(SLk) 사이에 연결되고, 게이트 라인(GLj)과 연결된 게이트 전극을 포함한다.
광 감지 트랜지스터(ST1)의 채널 영역을 통해 외부 광이 입사되면 스토리지 전압 라인(VSTL)으로부터의 광 전류(photo current)가 커패시터(C1)에 충전된다. 게이트 라인(GLj)이 게이트 온 전압(VON) 레벨로 구동되면 전달 트랜지스터(TT1)가 턴 온되어서 커패시터(C1)에 충전된 전하가 센싱 라인(SLk)으로 전달된다. 도 1에 도시된 리드아웃 회로(160)는 센싱 라인(SLk)의 전압 레벨에 대응하는 센싱 신호(SS)를 타이밍 컨트롤러(120)로 제공한다.
도 3은 도 2에 도시된 광 감지 픽셀을 포함하는 도 1에 도시된 표시 패널의 일부를 나타낸 평면도이다. 도 4는 도 3의 I-I'선에 따른 단면도이다. 도 5는 II-II'선에 따른 단면도이다.
도 3 내지 도 5에서는 설명의 편의상 2 개의 픽셀들(PX1, PS2)과 픽셀들(PX1, PX2)에 인접한 하나의 광 감지 픽셀(SP1)의 일부만을 표시하였다.
도 3 내지 도 5를 참조하면, 표시 패널(110)은 베이스 기판(BS1)을 포함한다. 베이스 기판(BS1)은 투명 또는 불투명한 절연 기판으로, 실리콘 기판, 유리 기판, 플라스틱 기판을 포함할 수 있다. 베이스 기판(BS1)은 복수의 픽셀들에 일대일로 대응하는 픽셀 영역들을 포함한다.
베이스 기판(BS1) 상에는 게이트 라인(GLj), 데이터 라인들(DLi, DLi+1), 센싱 라인(SLk), 게이트 오프 전압 라인(VOFFL), 복수의 픽셀들(PX1, PX2)에 일대일로 대응하는 화소 전극들(EL1, EL2), 스위칭 트랜지스터(T1), 액정 커패시터(CLC), 스토리지 커패시터(CST), 광 감지 트랜지스터(ST1), 커패시터(C1) 및 전달 트랜지스터(TT1)가 제공된다.
게이트 라인(GLj)은 베이스 기판(BS1)에 제1 방향(D1)으로 연장된다. 데이터 라인들(DLi, dli+1)은 베이스 기판(BS1)상에 제1 절연막(INS11)을 사이에 두고 게이트 라인(GLj)과 절연된다. 데이터 라인들(DLi, DLI+1)은 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장된다. 제1 절연막(INS11)은 절연 물질로 이루어질 수 있는 바, 예를 들어, 실리콘 질화물이나, 실리콘 산화물을 포함할 수 있다.
스위칭 트랜지스터(T1)는 게이트 라인(GLj)과 데이터 라인(DLi)에 연결되며, 게이트 전극(GE1), 반도체층(SM1), 소스 전극(SE1), 및 드레인 전극(DE1)을 포함한다.
광 감지 픽셀(SP1) 내 전달 트랜지스터(TT1)는 게이트 라인(GLj)과 센싱 라인(SLk)에 연결되며, 게이트 전극(GE2), 반도체층(SM2), 소스 전극(SE2), 및 드레인 전극(DE2)을 포함한다.
광 감지 픽셀(SP1) 내 광 감지 트랜지스터(ST1)는 게이트 오프 전압 라인(VOFFL)과 스토리지 전압 라인(VSTL)에 연결되며, 게이트 전극(GE3), 반도체층(SM2), 소스 전극(SE3), 및 드레인 전극(DE3)을 포함한다.
게이트 전극들(GE1, GE2) 각각은 게이트 라인(GLj)으로부터 돌출되거나 게이트 라인(GLj)의 일부 영역 상에 제공된다. 게이트 전극(GE3)은 게이트 오프 전압 라인(VOFFL)으로부터 돌출되거나 게이트 오프 전압 라인(VOFFL)의 일부 영역 상에 제공된다.
게이트 라인(GLj), 게이트 오프 전압 라인(VOFFL) 및 게이트 전극들(GE1, GE2, GE3) 은 금속으로 이루어질 수 있다. 게이트 라인(GLj), 게이트 오프 전압 라인(VOFFL) 및 게이트 전극들(GE1, GE2, GE3)은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들을 포함하는 합금으로 이루어질 수 있다. 게이트 라인(GLj), 게이트 오프 전압 라인(VOFFL) 및 게이트 전극들(GE1, GE2, GE3)은 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 게이트 라인(GLj), 게이트 오프 전압 라인(VOFFL) 및 게이트 전극들(GE1, GE2, GE3)은 몰리브덴, 알루미늄, 및 몰리브덴이 순차적으로 적층된 삼중막이거나, 티타늄과 구리가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄과 구리의 합금으로 된 단일막일 수 있다.
제1 절연막(INS11)은 베이스 기판(BS1)의 전면에 제공되어, 게이트 전극들(GE1, GE2, GE3)을 커버한다. 반도체층(SM1)은 제1 절연막(INS11)을 사이에 두고 게이트 라인(GLj) 및 게이트 전극(GE1) 상에 제공된다. 반도체층(SM2)은 제1 절연막(INS11)을 사이에 두고 게이트 전극들(GE2, GE3) 상에 제공된다.
스위칭 트랜지스터(T1)의 소스 전극(SE1)은 데이터 라인(DLi)으로부터 분지되며 반도체층(SM1) 상에 중첩한다. 드레인 전극(DE1)은 반도체층(SM1) 상에 소스 전극(SE1)으로부터 이격된다. 여기서, 반도체층(SM1)은 소스 전극(SE1) 및 드레인 전극(DE1) 사이에서 전도 채널(conductive channel)을 이룬다.
광 감지 트랜지스터(ST1)의 소스 전극(SE3)은 스토리지 전압 라인(VSTL)으로부터 분지되고, 반도체층(SM2) 상에 중첩한다. 드레인 전극(DE3)은 반도체층(SM1) 상에 소스 전극(SE3)으로부터 이격된다. 반도체층(SM2)은 소스 전극(SE3) 및 드레인 전극(DE3) 사이에서 전도 채널(conductive channel)을 이룬다.
전달 트랜지스터(TT1)의 드레인 전극(DE2)은 센싱 라인(SLk)으로부터 분지되고, 반도체층(SM2) 상에 중첩한다. 소스 전극(SE2)은 반도체층(SM1) 상에 드레인 전극(DE2)으로부터 이격된다. 반도체층(SM2)은 소스 전극(SE2) 및 드레인 전극(DE2) 사이에서 전도 채널(conductive channel)을 이룬다.
소스 전극들(SE1, SE2, SE3)과 드레인 전극들(DE1, DE2, DE3) 각각은 도전성 물질, 예컨대 금속으로 이루어질 수 있다. 소스 전극들(SE1, SE2, SE3)과 드레인 전극들(DE1, DE2, DE3) 각각은 단일 금속으로 형성될 수도 있으나, 이에 한정되는 것은 아니다. 예를 들어, 소스 전극들(SE1, SE2, SE3)과 드레인 전극들(DE1, DE2, DE3)은 두 종 이상의 금속, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 상게 금속은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들을 포함하는 합금을 포함한다. 또한 소스 전극들(SE1, SE2, SE3)과 드레인 전극들(DE1, DE2, DE3) 각각은 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 소스 전극들(SE1, SE2, SE3)과 드레인 전극들(DE1, DE2, DE3) 각각은 티타늄과 구리로 이루어진 이중막으로 이루어질 수 있다.
제2 절연막(INS12)은 베이스 기판(BS1)의 전면에 제공되어, 제1 픽셀(PA)의 소스 전극(SE1) 및 드레인 전극(DE1), 광 감지 트랜지스터(ST1)의 소스 전극(SE3) 및 드레인 전극(DE3) 그리고 전달 트랜지스터(TT1)의 소스 전극(SE2) 및 드레인 전극(DE2)을 커버한다. 제2 절연막(INS12)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 제2 절연막(INS12)에는 드레인 전극(DE1)의 일부가 드러나는 콘택 홀(CH1)이 형성된다.
제2 절연막(INS12) 위에는 화소 전극(EL1)이 형성된다. 제1 픽셀(PX1)의 화소 전극(EL1)은 콘택홀(CH1)을 통해 드레인 전극(DE1)과 물리적, 전기적으로 연결되며, 드레인 전극(DE1)을 통해 계조 전압을 수신한다.
도 6은 본 발명의 다른 실시예에 따른 액정 표시 장치의 블록도이다.
도 6을 참조하면, 액정 표시 장치(200)는 표시 패널(210), 타이밍 컨트롤러(220), 게이트 드라이버(230), 데이터 드라이버(240), 전압 발생기(250) 및 리드아웃 회로(260)를 포함한다. 도 6에 도시된 액정 표시 장치(200)의 타이밍 컨트롤러(220), 게이트 드라이버(230), 데이터 드라이버(240) 전압 발생기(250) 및 리드아웃 회로(260)는 도 1에 도시된 액정 표시 장치(100)의 타이밍 컨트롤러(120), 게이트 드라이버(130), 데이터 드라이버(140), 전압 발생기(150) 및 리드아웃 회로(160)와 동일하게 동작하므로 중복되는 설명은 생략한다.
표시 패널(210)은 제1 방향(D1)으로 신장하는 복수의 게이트 라인들(GL1-GLn) 및 게이트 라인들(GL1~GLn)에 교차하는 제2 방향(D2)으로 신장하는 복수의 데이터 라인들(DL1-DLm), 복수의 제1 픽셀들(PX1), 복수의 제2 픽셀들(PX2), 제2 방향(D2)으로 신장하는 센싱 라인들(SL1~SLm/3) 그리고 복수의 광 감지 픽셀들(SP2)을 포함한다.
하나의 게이트 라인(GLj)(단, j는 1≤j≤n 인 양의 정수)에는 제1 픽셀들(PX1), 제2 픽셀들(PX2) 및 광 감지 픽셀들(SP2)이 연결된다. 제1 픽셀들(PX1)은 게이트 라인(GLj)의 상측에 배열되고, 인접한 좌측 데이터 라인들 즉, 홀수 번째 데이터 라인들(DL1, DL3, DL5, ...)에 각각 연결된다. 제2 픽셀들(PX2)은 게이트 라인(GLj)의 하측에 배열되고, 인접한 우측 데이터 라인들 즉, 짝수 번째 데이터 라인들(DL2, DL4, DL5, ...)에 각각 연결된다. 복수의 광 감지 픽셀들(SP2) 각각은 센싱 라인들(SL1~SLm/3) 중 대응하는 어느 하나 및 게이트 라인들(GL1-GLn) 중 인접한 2 개의 게이트 라인들에 연결된다.
도 7은 도 6에 도시된 액정 표시 장치의 하나의 제1 픽셀, 하나의 제2 픽셀 및 하나의 광 감지 픽셀에 대한 일 실시예에 따른 회로도이다.
도 7을 참조하면, 도 6에 도시된 제1 픽셀들(PX1) 각각은 스위칭 트랜지스터(T1), 액정 커패시터(CLC1) 및 스토리지 커패시터(CST1)를 포함한다. 도 6에 도시된 제2 픽셀들(PX2) 각각은 스위칭 트랜지스터(T2), 액정 커패시터(CLC2) 및 스토리지 커패시터(CST2)를 포함한다. 도 7에 도시된 제1 픽셀들(PX1) 및 제2 픽셀들(PX2)은 도 2에 도시된 제1 픽셀들(PX1) 및 제2 픽셀들(PX2)과 동일한 구성을 가지므로, 동일한 인출부호를 병기하고 중복되는 설명은 생략한다.
광 감지 픽셀들(SP2) 각각은 광 감지부(201) 및 전달부(202)를 포함한다. 광 감지부(201)는 광 감지 트랜지스터(ST2) 및 커패시터(C2)를 포함하고, 전달부(202)는 전달 트랜지스터(TT2)를 포함한다. 광 감지 트랜지스터(ST2)는 스토리지 전압 라인(VSTL)과 제2 노드(N2) 사이에 연결되고, 다음 게이트 라인(GLj+1)과 연결된 게이트 전극을 포함한다.
커패시터(C2)는 제2 노드(N2)와 다음 게이트 라인(GLj+1) 사이에 연결된다. 전달 트랜지스터(TT2)는 제2 노드(N2)와 대응하는 센싱 라인(SLk) 사이에 연결되고, 게이트 라인(GLj)과 연결된 게이트 전극을 포함한다.
광 감지 트랜지스터(ST2)의 채널 영역을 통해 외부 광이 입사되면 스토리지 전압 라인(VSTL)으로부터의 광 전류(photo current)가 커패시터(C2)에 충전된다. 게이트 라인(GLj)이 게이트 온 전압(VON) 레벨로 구동되면 전달 트랜지스터(TT2)가 턴 온되어서 커패시터(C2)에 충전된 전하가 센싱 라인(SLk)으로 전달된다. 도 6에 도시된 리드아웃 회로(260)는 센싱 라인(SLk)의 전압 레벨에 대응하는 센싱 신호(SS)를 타이밍 컨트롤러(220)로 제공한다.
도 8은 도 7에 도시된 광 감지 픽셀을 포함하는 도 6에 도시된 표시 패널의 일부를 나타낸 평면도이다. 도 9는 도 3의 III-III'선에 따른 단면도이다.
도 9에서는 설명의 편의상 2 개의 픽셀들(PX1, PS2)과 픽셀들(PX1, PX2)에 인접한 하나의 광 감지 픽셀(SP2)의 일부만을 표시하였다.
도 7 내지 도 9를 참조하면, 표시 패널(210)은 베이스 기판(BS2)을 포함한다. 베이스 기판(BS2)은 투명 또는 불투명한 절연 기판으로, 실리콘 기판, 유리 기판, 플라스틱 기판을 포함할 수 있다.
베이스 기판(BS2) 상에는 게이트 라인(GLj), 데이터 라인들(DLi, DLi+1), 센싱 라인(SLk), 게이트 오프 전압 라인(VOFFL), 복수의 픽셀들(PX1, PX2)에 일대일로 대응하는 화소 전극들(EL1, EL2), 스위칭 트랜지스터(T2), 액정 커패시터(CLC1), 스토리지 커패시터(CST1), 광 감지 트랜지스터(ST2), 커패시터(C2) 및 전달 트랜지스터(TT2)가 제공된다.
제1 픽셀(PX1) 내 스위칭 트랜지스터(T2), 액정 커패시터(CLC1) 및 스토리지 커패시터(CST1)의 구조는 도 4에 도시된 바와 유사하므로 중복되는 도면 및 설명은 생략한다.
광 감지 픽셀(SP2) 내 광 감지 트랜지스터(ST2)는 게이트 전극(GE4), 반도체층(SM4), 소스 전극(SE4), 및 드레인 전극(DE4)을 포함한다. 게이트 전극(GE4)은 다음 게이트 라인(GLj+1)으로부터 분지된다. 소스 전극(SE4)은 전압 라인(VL2)을 통해 스토리지 전압 라인(VSTLj+1)과 연결되고, 반도체층(SM4) 상에 중첩한다. 드레인 전극(DE4)은 반도체층(SM4) 상에 소스 전극(SE4)으로부터 이격되고, 제2 노드(N2)를 통해 전달 트랜지스터(TT2)의 드레인 전극(DE5)과 연결된다. 반도체층(SM4)은 소스 전극(SE5) 및 드레인 전극(DE5) 사이에서 전도 채널(conductive channel)을 이룬다.
광 감지 픽셀(SP2) 내 전달 트랜지스터(TT2)는 게이트 라인(GLj)과 센싱 라인(SLk)에 연결되며, 게이트 전극(GE5), 반도체층(SM5), 소스 전극(SE5), 및 드레인 전극(DE5)을 포함한다. 게이트 전극(GE5)은 게이트 라인(GLj)으로부터 돌출되거나 게이트 라인(GLj)의 일부 영역 상에 제공된다. 소스 전극(SE5)은 센싱 라인(SLk)으로부터 분지되고, 반도체층(SM5) 상에 중첩한다. 드레인 전극(DE5)은 반도체층(SM5) 상에 소스 전극(SE5)으로부터 이격된다. 반도체층(SM5)은 소스 전극(SE5) 및 드레인 전극(DE5) 사이에서 전도 채널(conductive channel)을 이룬다.
센싱 라인(SLk)은 반도체층(SMS1) 상에 형성된다. 스토리지 전압 라인(VSTLj)과 전압 라인(VL1)은 콘택 홀(CH3)을 통해 연결된다. 유사하게 스토리지 전압 라인(VSTLj+1)과 전압 라인(VL2)은 콘택 홀(미 도시됨)을 통해 연결된다.
제2 절연막(INS22)은 베이스 기판(BS2)의 전면에 제공되어, 광 감지 트랜지스터(ST2)의 소스 전극(SE4) 및 드레인 전극(DE4), 전달 트랜지스터(TT2)의 소스 전극(SE5) 및 드레인 전극(DE5)을 커버한다. 제2 절연막(INS22)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다.
도 10은 도 6에 도시된 액정 표시 장치의 하나의 제1 픽셀, 하나의 제2 픽셀 및 하나의 광 감지 픽셀에 대한 다른 실시예에 따른 회로도이다.
도 10을 참조하면, 도 6에 도시된 제1 픽셀들(PX1) 각각은 스위칭 트랜지스터(T1), 액정 커패시터(CLC1) 및 스토리지 커패시터(CST1)를 포함한다. 도 6에 도시된 제2 픽셀들(PX2) 각각은 스위칭 트랜지스터(T2), 액정 커패시터(CLC2) 및 스토리지 커패시터(CST2)를 포함한다. 도 10에 도시된 제1 픽셀들(PX1) 및 제2 픽셀들(PX2)은 도 2에 도시된 제1 픽셀들(PX1) 및 제2 픽셀들(PX2)과 동일한 구성을 가지므로, 동일한 인출부호를 병기하고 중복되는 설명은 생략한다.
광 감지 픽셀들(SP3) 각각은 광 감지부(301) 및 전달부(302)를 포함한다. 광 감지부(301)는 광 감지 트랜지스터(ST3) 및 커패시터(C3)를 포함하고, 전달부(302)는 제1 전달 트랜지스터(TT3) 및 제2 전달 트랜지스터(TT4)를 포함한다. 광 감지 트랜지스터(ST3)는 스토리지 전압 라인(VSTL)과 제3 노드(N3) 사이에 연결되고, 다음 게이트 라인(GLj+1)과 연결된 게이트 전극을 포함한다. 커패시터(C3)는 제3 노드(N3)와 다음 게이트 라인(GLj+1) 사이에 연결된다.
제1 전달 트랜지스터(TT3)는 스토리지 전압 라인(VSTL)과 제4 노드(N4) 사이에 연결되고, 제3 노드(N3)에 연결된 게이트 전극을 포함한다. 제2 전달 트랜지스터(TT4)는 센싱 라인(SLk)과 제4 노드(N4) 사이에 연결되고, 게이트 라인(GLj)과 연결된 게이트 전극을 포함한다.
광 감지 트랜지스터(ST3)의 채널 영역을 통해 외부 광이 입사되면 스토리지 전압 라인(VSTL)으로부터의 광 전류(photo current)가 커패시터(C3)에 충전된다. 게이트 라인(GLj)이 게이트 온 전압(VON) 레벨로 구동되면 커패시터(C2)에 충전된 전하에 대응하는 전류가 제1 전달 트랜지스터(TT3) 및 제2 전달 트랜지스터(TT4)를 통해 센싱 라인(SLk)으로 전달된다. 도 6에 도시된 리드아웃 회로(260)는 센싱 라인(SLk)의 전압 레벨에 대응하는 센싱 신호(SS)를 타이밍 컨트롤러(220)로 제공한다.
도 11은 도 10에 도시된 광 감지 픽셀을 포함하는 도 6에 도시된 표시 패널의 일부를 나타낸 평면도이다. 도 12는 도 3의 IV-IV'선에 따른 단면도이다.
도 12에서는 설명의 편의상 2 개의 픽셀들(PX1, PS2)과 픽셀들(PX1, PX2)에 인접한 하나의 광 감지 픽셀(SP3)의 일부만을 표시하였다.
도 10 내지 도 12를 참조하면, 표시 패널(210)은 베이스 기판(BS3)을 포함한다. 베이스 기판(BS3)은 투명 또는 불투명한 절연 기판으로, 실리콘 기판, 유리 기판, 플라스틱 기판을 포함할 수 있다.
베이스 기판(BS3) 상에는 게이트 라인(GLj), 데이터 라인들(DLi, DLi+1), 센싱 라인(SLk), 복수의 픽셀들(PX1, PX2)에 일대일로 대응하는 화소 전극들(EL1, EL2), 스위칭 트랜지스터(T2), 액정 커패시터(CLC1), 스토리지 커패시터(CST1), 광 감지 트랜지스터(ST2), 커패시터(C2) 및 전달 트랜지스터(TT2)가 제공된다.
제1 픽셀(PX1) 내 스위칭 트랜지스터(T2), 액정 커패시터(CLC1) 및 스토리지 커패시터(CST1)의 구조는 도 4에 도시된 바와 유사하므로 중복되는 도면 및 설명은 생략한다.
광 감지 픽셀(SP3) 내 광 감지 트랜지스터(ST3)는 게이트 전극(GE7), 반도체층(SM7), 소스 전극(SE7), 및 드레인 전극(DE7)을 포함한다. 게이트 전극(GE7)은 다음 게이트 라인(GLj+1)으로부터 분지된다. 소스 전극(SE7)은 스토리지 전압 라인(VSTL)로부터 분지되고, 반도체층(SM7) 상에 중첩한다. 드레인 전극(DE7)은 반도체층(SM7) 상에 소스 전극(SE7)으로부터 이격되고, 콘택 홀(CH4)을 통해 제1 전달 트랜지스터(TT3)의 게이트 전극(GE8)과 연결된다. 반도체층(SM7)은 소스 전극(SE7) 및 드레인 전극(DE7) 사이에서 전도 채널(conductive channel)을 이룬다.
광 감지 픽셀(SP3) 내 제1 전달 트랜지스터(TT3)는 게이트 전극(GE8), 반도체층(SM8), 소스 전극(SE8), 및 드레인 전극(DE8)을 포함한다. 게이트 전극(GE8)은 콘택 홀(CH4)을 통해 광 감지 트랜지스터(ST3)의 드레인 전극(DE7)과 연결된다. 소스 전극(SE8)은 광 감지 트랜지스터(ST3)의 소스 전극(SE7)을 통해 스토리지 전압 라인(VSTL)과 연결되며, 반도체층(SM8) 상에 중첩한다. 드레인 전극(DE8)은 반도체층(SM8) 상에 소스 전극(SE8)으로부터 이격된다. 반도체층(SM8)은 소스 전극(SE8) 및 드레인 전극(DE8) 사이에서 전도 채널(conductive channel)을 이룬다.
제2 전달 트랜지스터(TT4)는 게이트 전극(GE6), 반도체층(SM6), 소스 전극(SE6), 및 드레인 전극(DE6)을 포함한다. 게이트 전극(GE6)은 게이트 라인(GLj)으로부터 분지된다. 소스 전극(SE6)은 제1 전달 트랜지스터(TT3)의 드레인 전극(DE8)과 연결되며, 반도체층(SM6) 상에 중첩한다. 드레인 전극(DE6)은 반도체층(SM6) 상에 소스 전극(SE6)으로부터 이격되고, 센싱 라인(SLk)과 연결된다. 반도체층(SM6)은 소스 전극(SE6) 및 드레인 전극(DE6) 사이에서 전도 채널(conductive channel)을 이룬다. 센싱 라인(SLk)은 반도체층(SMS2) 상에 형성된다. 제2 절연막(INS32)은 베이스 기판(BS3)의 전면에 제공되어, 광 감지 트랜지스터(ST3)의 소스 전극(SE8) 및 드레인 전극(DE8), 제1 전달 트랜지스터(TT3)의 소스 전극(SE7) 및 드레인 전극(DE7) 그리고 제2 전달 트랜지스터(TT4)의 소스 전극(SE6) 및 드레인 전극(DE6)을 커버한다. 제2 절연막(INS32)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다.
도 13은 본 발명의 실시예에 따른 리드아웃 회로의 일부의 예를 보여주는 도면이다.
도 13을 참조하면, 리드아웃 회로(360)는 비교기(361), 커패시터(Cr) 및 스위치(SW)를 포함한다. 비교기(361)는 도 1에 도시된 표시 패널(110)의 센싱 라인(SLk)을 통해 전달되는 전압 및 기준 전압(VREF)을 입력받고, 감지 신호(SSk)를 출력한다. 커패시터(Cr)는 센싱 라인(SLk)과 비교기(161)의 출력 단자 사이에 연결된다. 스위치(SW)는 커패시터(Cr)와 병렬로 센싱 라인(SLk)과 비교기(361)의 출력 단자 사이에 연결된다. 스위치(SW)는 리셋 신호(RESET)에 응답해서 동작한다. 리셋 신호(RESET)는 도 1에 도시된 타이밍 컨트롤러(120)로부터 제공될 수 있다.
도 14는 도 13에 도시된 리드아웃 회로의 동작 예를 보여주는 타이밍도이다.
도 2, 도 13 및 도 14를 참조하면, 제1 노드(N1)의 전압 레벨은 광(Light)의 유/무에 따라서 다르다. 게이트 라인(GLj)이 게이트 오프 전압(VOFF)으로 구동되는 축적 구간(Integration)동안 빛(Light)에 대응하는 전하가 광 감지 트랜지스터(ST1)에 의해서 커패시터(C1)에 충전된다. 게이트 라인(GLj)이 게이트 온 전압(VON)으로 구동되는 독출 구간(Read & RST) 동안 전달 트랜지스터(TT1)는 노드(N1)의 전하를 센싱 라인(SLk)으로 전달한다. 리셋 신호(RESET)에 응답해서 스위치(SW)가 온된 후 비교기(361)는 센싱 라인(SLk)의 전압 레벨과 기준 전압(VREF)의 차에 대응하는 감지 신호(SSk)를 출력한다.
도 15는 도 13에 도시된 리드아웃 회로의 다른 동작 예를 보여주는 타이밍도이다.
도 13에 도시된 리드아웃 회로(360)는 도 6에 도시된 표시 패널(210)의 센싱 라인(SLk)을 통해 전달되는 전압 및 기준 전압(VREF)을 입력받고, 감지 신호(SSk)를 출력한다.
도 7, 도 13 및 도 15를 참조하면, 제2 노드(N2)의 전압 레벨은 광(Light)의 유/무에 따라서 다르다. 게이트 라인(GLj)이 게이트 오프 전압(VOFF)으로 구동되는 축적 구간(Integration)동안 빛(Light)에 대응하는 전하가 광 감지 트랜지스터(ST2)에 의해서 커패시터(C2)에 충전된다. 게이트 라인(GLj)이 게이트 온 전압(VON)으로 구동되는 독출 구간(Read & RST) 동안 전달 트랜지스터(TT2)는 노드(N2)의 전하를 센싱 라인(SLk)으로 전달한다. 리셋 신호(RESET)에 응답해서 스위치(SW)가 온된 후 비교기(361)는 센싱 라인(SLk)의 전압 레벨과 기준 전압(VREF)의 차에 대응하는 감지 신호(SSk)를 출력한다.
도 16은 도 13에 도시된 리드아웃 회로의 다른 동작 예를 보여주는 타이밍도이다.
도 13에 도시된 리드아웃 회로(360)는 도 6에 도시된 표시 패널(210)의 센싱 라인(SLk)을 통해 전달되는 전압 및 기준 전압(VREF)을 입력받고, 감지 신호(SSk)를 출력한다.
도 10, 도 13 및 도 16을 참조하면, 제3 노드(N3)의 전압 레벨은 광(Light)의 유/무에 따라서 다르다. 게이트 라인(GLj)이 게이트 오프 전압(VOFF)으로 구동되는 축적 구간(Integration)동안 빛(Light)에 대응하는 전하가 광 감지 트랜지스터(ST3)에 의해서 커패시터(C3)에 충전된다. 게이트 라인(GLj)이 게이트 온 전압(VON)으로 구동되는 독출 구간(Read & RST) 동안 전달 트랜지스터(TT2)는 노드(N2)의 전하를 센싱 라인(SLk)으로 전달한다. 리셋 신호(RESET)에 응답해서 스위치(SW)가 온된 후 비교기(361)는 센싱 라인(SLk)의 전압 레벨과 기준 전압(VREF)의 차에 대응하는 감지 신호(SSk)를 출력한다.
이와 같은 본 발명의 액정 표시 장치는 광 감지 픽셀의 구동 전압을 픽셀에서 사용되는 스토리지 전압으로 이용함으로써 개구율이 향상된다.
본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
100, 200: 표시 장치 110, 210: 표시 패널
120, 220: 타이밍 컨트롤러 130, 230: 게이트 드라이버
140, 240: 데이터 드라이버 150, 250: 전압 발생기
160, 260, 260: 리드아웃 회로

Claims (10)

  1. 픽셀 전극과 스토리지 전압 라인 사이에 연결된 스토리지 커패시터를 포함하는 픽셀;
    상기 스토리지 전압 라인과 제1 노드 사이에 연결된 광 감지부; 및
    상기 제1 노드의 전압을 센싱 라인으로 전달하는 전달부를 포함하는 것을 특징으로 하는 액정 표시 장치.
  2. 제 1 항에 있어서,
    상기 픽셀은,
    데이터 라인 및 상기 픽셀 전극 사이에 연결되고, 게이트 라인과 연결된 게이트 단자를 포함하는 트랜지스터; 및
    상기 픽셀 전극과 공통 전극 사이에 연결된 커패시터를 더 포함하는 것을 특징으로 하는 액정 표시 장치.
  3. 제 2 항에 있어서,
    상기 광 감지부는,
    상기 스토리지 전압 라인과 상기 제1 노드 사이에 연결되고, 제1 신호에 의해 제어되는 게이트 전극을 포함하는 광 감지 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시 장치.
  4. 제 3 항에 있어서,
    상기 광 감지부는,
    상기 스토리지 전압 라인과 상기 제1 노드 사이에 연결된 제1 커패시터를 더 포함하는 것을 특징으로 하는 액정 표시 장치.
  5. 제 4 항에 있어서,
    상기 전달부는,
    상기 제1 노드와 상기 센싱 라인 사이에 연결되고, 상기 게이트 라인과 연결된 게이트 전극을 포함하는 전달 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시 장치.
  6. 제 3 항에 있어서,
    상기 제1 신호는 게이트 오프 전압인 것을 특징으로 하는 액정 표시 장치.
  7. 제 3 항에 있어서,
    상기 광 감지부는,
    상기 제1 노드와 상기 제1 신호 사이에 연결된 제2 커패시터를 더 포함하는 것을 특징으로 하는 액정 표시 장치.
  8. 제 7 항에 있어서,
    상기 전달부는,
    상기 제1 노드와 상기 센싱 라인 사이에 연결되고, 상기 게이트 라인과 연결된 게이트 전극을 포함하는 전달 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시 장치.
  9. 제 7 항에 있어서,
    상기 제1 신호는 상기 픽셀과 인접한 다음 픽셀과 연결된 다음 게이트 라인으로 제공되는 신호인 것을 특징으로 하는 액정 표시 장치.
  10. 제 9 항에 있어서,
    상기 전달부는,
    상기 스토리지 전압 라인과 제2 노드 사이에 연결되고, 상기 제1 노드와 연결된 게이트 전극을 포함하는 제1 전달 트랜지스터; 및
    상기 제2 노드와 상기 센싱 라인 사이에 연결되고, 상기 게이트 라인과 연결된 게이트 전극을 포함하는 제2 전달 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시 장치.
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