TWI406505B

TWI406505B - 鎖頻裝置

Info

Publication number: TWI406505B
Application number: TW98120013A
Authority: TW
Inventors: Chih Ming Liao; Chia Chang Chen; min yi Chen
Original assignee: Sonix Technology Co Ltd
Priority date: 2009-06-16
Filing date: 2009-06-16
Publication date: 2013-08-21
Also published as: TW201101696A

Description

鎖頻裝置

本發明係關於一種鎖頻裝置，特別是關於一種應用於通用序列匯流排中的鎖頻裝置。

第1圖係顯示美國專利US6,297,705號揭露之應用於通用序列匯流排(Universal Serial Bus，USB)資料傳輸的一種鎖頻裝置10。該鎖頻裝置10係將震盪器142的輸出時脈鎖定，使該輸出時脈的頻率等於輸入至鎖頻裝置10之輸入資料流的速率(rate)。此技術之主要目的係為了能夠精確的將震盪器142的輸出鎖定輸入資料流的速率、而不需要外部元件的配合，且在單一個資料封包(packet)輸入時能利用粗調及/或微調的方式來提供多種相位(phases)。

如第1圖所示，鎖頻裝置10包含一控制電路102與一震盪邏輯電路104。該控制電路102接收一輸入資料流(incoming data stream)DATA與一輸入信號PACKET，且輸出一控制信號CNTR與一更正信號FACTOR。其中，該輸入資料流DATA為一串資料封包。鎖頻裝置10係先對輸入資料流DATA進行量測，以產生上述更正信號FACTOR而達到自動鎖定其輸出信號OUT的震盪頻率，使該輸出信號OUT的頻率能夠鎖定輸入資料流DATA的頻率。

該控制電路102包含一控制邏輯單元103與及計數電路106。控制邏輯單元103輸出一調整信號C/F與一控制信號CNTRS/S至計數電路106。須注意，輸出信號OUT係根據調整信號C/F並參考整個封包信號(輸入信號PACKET)來進行其震盪頻率的粗調或微調。而控制信號CNTRS/S係用以啟動或停止計數電路106。計數電路106包含一校正電路(開始/停止計數器)150與一查詢表152。查詢表152用以儲存可決定如何調整輸出信號OUT震盪頻率的參數，且其可根據調整信號C/F與開始/停止計數器150所計數之數值來提供相對應的調整參數、產生更正信號FACTOR，而達成調整輸出信號OUT震盪頻率之功效。

震盪邏輯電路104包含一震盪器控制電路140與一震盪器142。震盪邏輯電路104接收控制信號CNTR與更正信號FACTOR，產生輸出信號OUT。該控制信號CNTR係用以決定是否調整輸出信號OUT的震盪頻率。而更正信號FACTOR可為一粗調或一微調的偏移值(offset value)(多重位元之數位值)，用以對震盪信號DIGOUT進行粗調或微調的控制。而震盪器142根據該震盪信號DIGOUT來產生輸出信號OUT。

此習知技術之鎖頻裝置10的粗調與微調運作方式敘述如下：首先，開始/停止計數器150先進行粗調運作，其係計數輸入信號PACKET的邊緣數(edges)至任一預設數值後，將其所計數之數值饋入查詢表152找尋對應該數值之校正參數、進而產生更正信號FACTOR給加法器163。而加法器163再將更正信號FACTOR之數值與原本之設定數值ST相加後傳給震盪器設定單元160、以產生震盪信號DIGOUT。之後，其以較長的時間來重複對輸出信號OUT進行微調來達到較佳的調整精度。也就是在粗調動作完成後，開始/停止計數器150開始進行微調處理，且參考查詢表中的微調參數部份來產生偏移值，並將偏移值透過更正信號FACTOR來增加(add)或減少(subtract)信號DIGOUT的數值。藉此可提供震盪器142之輸出信號OUT所需的準確震盪頻率，而使輸出信號OUT之頻率鎖定輸入資料流的速率。

雖然，習知鎖頻裝置10之輸出信號OUT的頻率可準確的鎖定輸入資料流的速率，但是其更正信號FACTOR係根據通用序列匯流排之資料封包(USB packets)來產生，如此在線路設計與實際運作時會較複雜、容易發生錯誤。再者，鎖頻裝置10還在其內部設置一查詢表來提供對應計數值之參數，由於查詢表的資料建置需要使用到大量的記憶體空間，因此將增加鎖頻裝置10之記憶體成本。上述兩個問題將造成整體裝置之生產成本提高、以及使用時的耗電量增加。

針對上述問題，本發明之目的之一在提供一種具有低生產成本、低複雜度、及低電力消耗之鎖頻裝置。

本發明之實施例提供了一種鎖頻裝置，其包含一數位控制震盪器與一比較單元。該數位控制震盪器係用以產生一輸出頻率信號。比較單元係接收一保持連接信號(keep alive signal)及/或訊框起始(start of frame)資訊與上述輸出頻率信號，且比較保持連接信號與輸出頻率信號及/或比較訊框起始資訊與輸出頻率信號，而產生一校正信號。其中，數位控制震盪器係根據校正信號來調整輸出頻率信號之頻率，以將輸出頻率信號之頻率鎖定傳輸應用上的一特定(預設)頻率。

另外，本發明之實施例提供了一種鎖頻方法。該方法包含下列步驟：首先接收一保持連接信號及/或訊框起始資訊。接著，濾除保持連接信號之雜訊。之後，比較過濾後之保持連接信號與一輸出頻率信號，以產生一校正信號。最後，根據校正信號來調整輸出頻率信號，以將輸出頻率信號之頻率鎖定至傳輸應用上的一特定(預設)頻率。

於本發明之實施例中，鎖頻裝置與方法之技術係利用保持連接信號來作為校正信號之參考源，不須如習知技術般利用複雜的封包資料來作為校正之參考源，而可達成更精準的鎖頻效果。另外，本發明之技術不需使用查詢表。因此，本發明之技術在設計電路時會較簡單，而可達成降低設計的複雜度、生產成本、以及電力消耗量之功效。

第2圖係顯示本發明一實施例之通用序列匯流排(Universal Serial Bus，USB)裝置之示意圖。該通用序列匯流排裝置20係接收由計算器(例如電腦)產生的保持連接信號(keep alive signal)KAS及/或訊框起始(start of frame)資訊SOF，並與計算器進行通訊與資料傳輸。通用序列匯流排裝置20包含一序列介面引擎(Serial Interface Engine，SIE)21與一鎖頻裝置22。序列介面引擎21與鎖頻裝置22均接收保持連接信號KAS及/或訊框起始資訊SOF，而鎖頻裝置22根據保持連接信號KAS及/或訊框起始資訊SOF產生一輸出頻率信號OF。其中，該輸出頻率信號OF之頻率係鎖定計算器與通用序列匯流排裝置20之間在傳輸應用上之一特定(預設)頻率，例如鎖定通用序列匯流排低速度規格(USB low speed)的傳輸速率。之後，鎖頻裝置22提供該輸出頻率信號OF至序列介面引擎21以作為序列介面引擎21與計算器通訊之操作頻率(operation frequency)。須注意者，本實施例中鎖頻裝置22在實作時產生之輸出頻率信號OF的頻率誤差範圍在±1.5%之內，係符合USB 2.0低速度(low speed)之規格。

第3A圖係顯示本發明一實施例之鎖頻裝置之示意圖。該鎖頻裝置22包含一比較單元221與一數位控制震盪器(Digitally-Controlled Oscillator)222。該比較單元221接收保持連接信號KAS及/或訊框起始資訊SOF與一由數位控制震盪器222產生之輸出頻率信號OF，且比較保持連接信號KAS與輸出頻率信號OF之頻率來產生一校正信號S及/或比較訊框起始資訊SOF與輸出頻率信號OF來產生校正訊號S。而數位控制震盪器222係用以產生上述輸出頻率信號OF，且其根據校正信號S來調整輸出頻率信號OF之頻率高低。本實施例之鎖頻裝置20係利用計算器所提供之USB 2.0低速度規格之標準保持連接信號KAS，如第3B圖所示，來作為比較單元221產生校正信號S之參考基準，進而將數位控制震盪器222之輸出頻率信號OF的頻率鎖定通用序列匯流排裝置20在傳輸應用上之一特定(預設)頻率。當然，在另一實施例中，本發明之鎖頻裝置亦可用來處理現有USB規格、或未來研發出之USB規格的訊號。例如，本發明之鎖頻裝置可用來處理USB 2.0全速度(full speed)規格之訊號。

第3C圖係顯示本發明一實施例之比較單元之示意圖。該比較單元221包含一計數器221a、一暫存單元221b、以及一判斷電路221c。該計數器221a接收保持連接信號KAS及/或訊框起始資訊SOF與輸出頻率信號OF，且根據保持連接信號KAS及/或訊框(frame)的週期長度來啟動或停止計數。請同時參考第3B圖，一實施例，計數器221a係在保持連接信號KAS的電壓位準發生變化(例如由1變為0)時進行啟動或停止計數之動作，例如在時間t0時，保持連接信號KAS的電壓位準由1變為0，計數器221a開始計數輸出頻率信號OF的時脈(clock)數目，直到時間t1保持連接信號KAS的電壓位準再次由1變為0才停止計數。如此即可在保持連接信號KAS的一個週期內計數出輸出頻率信號OF之時脈數目V。當然，上述根據保持連接信號KAS的電壓位準1與0變化來控制計數器221a的啟動或停止僅為示例，在另一實施例中，本發明亦可採用其他方式來控制計數器221a的啟動與停止，例如採用外部的控制信號來控制。

而暫存單元221b係用以暫存時脈數V。判斷電路221c接收時脈數V，且根據時脈數V與一預設臨界值(threshold)TH之大小來決定是否更新(update)校正信號S。須注意，該預設臨界值TH之設計係與通用序列匯流排裝置20在傳輸應用上之特定(預設)頻率、保持連接信號KAS、計算器之操作頻率具有正相關性。

舉例而言，假設預設臨界值TH=100，並設定預設較正範圍為10以內都可以進行校正，而在保持連接信號KAS的一週期內，計數器221a計數出輸出頻率信號OF之時脈數V=92。之後判斷電路221c由暫存單元221b接收該時脈數V，並比較預設臨界值TH與時脈數V，結果兩者相差8。此時，判斷電路再將上述差值8與預設校正範圍10比較，判斷出差值8是在校正範圍10以內，如此則表示此信號是在校正範圍內。因此，判斷電路221c便更新校正信號S，將其數值增加(例如加2)後輸出至數位控制震盪器222。之後，重複上述校正動作便可將輸出頻率信號OF之時脈數V調整至等於預設臨界值TH，而使輸出頻率信號OF之頻率鎖定通用序列匯流排裝置20在傳輸應用上之特定(預設)頻率，進而使序列介面引擎21之操作頻率與計算器之操作頻率同步、使通用序列匯流排20能與計算器正常地進行通訊與資料的傳輸。須注意，上述判斷電路221c可包含有兩判斷單元221c1與221c2，一判斷單元221c1可根據時脈數V與預設臨界值TH之大小來決定是否更新校正信號S；而另一判斷單元221c2可根據時脈數V與一預設校正範圍(例如上述校正範圍10)之大小來決定是否更新校正信號S。本發明實施例之判斷電路221c可如上述說明中同時設有兩判斷單元221c1與221c2，並執行該兩單元之功能，以比較預設臨界值TH、時脈數V、與預設校正範圍。而另一實施例中，判斷電路221c亦可根據設計者之需求或成本考量...等因素，僅設有兩判斷單元221c1與221c2中任一單元，而執行單一單元之功能。例如僅設有判斷單元221c2來比較時脈數V與預設校正範圍。

第3D圖係顯示本發明一實施例之數位控制震盪器222之示意圖。該數位控制震盪器222為一電流控制震盪器(ICO)，其包含N(N為正整數)個電流源、N個開關、以及至少一震盪器222a。該些電流源係用以產生N個大小相同或N個大小不同之電流，例如圖示中係為七個具有不同電流大小之電流源1I₀ 、2I₀ 、4I₀ 、8I₀ 、16I₀ 、32I₀ 、64I₀ 。圖示中該些開關B0~B6中的每一開關係根據校正信號S來開啟(On)或關閉(Off)其連接之一電流源，例如開關B0係根據校正信號S來開啟(On)或(Off)電流源1I₀ 。而圖示中的震盪器222a係根據流過開關B0~B6電流總和的大小來產生輸出頻率信號OF。

再者，由於某些計算器所輸出的保持連接信號KAS會包含有雜訊成分，如第4圖中的保持連接信號KAS’的標號NS處。此雜訊成分NS將可能造成比較單元221進行信號比較處理時的錯誤。因此如第5圖所示，本發明另一實施例之鎖頻裝置22’在比較單元221之前設置了一濾波單元51。該濾波單元51係接收保持連接信號KAS及/或訊框起始資訊SOF，且用以過濾保持連接信號KAS’如第4圖之雜訊成分NS，將保持連接信號KAS’過濾成第3B圖所示之標準保持連接信號KAS，而使比較單元221可以不受雜訊干擾，得到精確的比較結果。

第6圖係顯示本發明一實施例之一種鎖頻方法，該方法包含下列步驟：

步驟S602：開始。

步驟S604：接收一保持連接信號。

步驟S606：濾除保持連接信號之雜訊。

步驟S608：比較保持連接信號與一輸出頻率信號，以產生一校正信號。

步驟S609：檢查校正信號之頻率範圍是否在一預設範圍內，若是，跳至步驟S610；若否，跳至步驟S604。

步驟S610：根據校正信號來調整輸出頻率信號，藉以將輸出頻率信號之頻率鎖定通用序列匯流排裝置在傳輸應用上的一特定(預設)頻率。

步驟S612：結束。

須注意，上述保持連接信號或訊框起始資訊SOF係符合USB 2.0低速度或USB 2.0全速度(full speed)之規範。

綜上所述，本發明實施例之鎖頻裝置與方法係利用保持連接信號或訊框起始資訊來作為比較單元產生校正信號之參考源、而達到鎖頻的效果，而不須如習知技術利用複雜的封包資料來作為校正之參考源。另外，本發明之鎖頻裝置在僅需要一個暫存單元來暫存計數資料，只使用到很小的記憶體空間，而不需要習知技術所使用的查詢表。因此，本發明之鎖頻裝置的電路設計會較簡單，而可達成降低設計的複雜度、生產成本、以及電力消耗量之功效。

以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。

10、22．．．鎖頻裝置

102．．．控制電路

104．．．震盪邏輯電路

103．．．控制邏輯單元

106．．．計數電路

150、221a．．．計數器

152．．．查詢表

142．．．震盪器

140．．．震盪器控制電路

160．．．震盪器設定單元

163．．．加法器

20．．．通用序列匯流排裝置

21．．．序列介面引擎

221．．．比較單元

222．．．數位控制震盪器

221b．．．儲存單元

221c．．．判斷電路

221c1、221c2．．．判斷單元

KAS、KAS’．．．保持連接信號

1I₀ 、2I₀ 、4I₀ 、8I₀ 、16I₀ 、32I₀ 、64I₀ ．．．電流源

B0~B6．．．開關

51．．．濾波單元

第1圖顯示一種習知鎖頻裝置之示意圖。

第2圖顯示本發明一實施例之通用序列匯流排裝置之示意圖。

第3A圖顯示本發明一實施例之鎖頻裝置之示意圖。

第3B圖顯示一USB 2.0低速度規格之標準保持連接信號之波形圖。

第3C圖顯示本發明一實施例之比較單元之示意圖。

第3D圖顯示本發明一實施例之數位控制震盪器之示意圖。

第4圖顯示一USB 2.0低速度規格之實際保持連接信號之波形圖。

第5圖顯示本發明另一實施例之鎖頻裝置之示意圖。

第6圖顯示本發明一實施例之鎖頻方法之流程圖。

22．．．鎖頻裝置

221．．．比較單元

222．．．數位控制震盪器

KAS．．．保持連接信號

SOF．．．訊框起始資訊

Claims

一種鎖頻裝置，包含：一數位控制震盪器，係用以產生一輸出頻率信號；一濾波單元，用以濾除一保持連接信號(keep alive signal)或一訊框起始(start of frame)資訊之雜訊；以及一比較單元，係接收前述過濾後之保持連接信號與前述輸出頻率信號、或前述過濾後之該訊框起始資訊，且比較前述過濾後之該保持連接信號與該輸出頻率信號，以產生一校正信號；或比較前述過濾後之該訊框起始資訊與該輸出頻率信號，以產生該校正信號；其中，前述數位控制震盪器根據前述校正信號來調整前述輸出頻率信號，且前述比較單元包含：一計數器，根據前述過濾後之該保持連接信號或該訊框起始資訊來啟動或停止計數，且用以在該保持連接信號或訊框之一週期內計數前述輸出頻率信號之時脈數；一第一判斷單元，根據前述時脈數與一預設臨界值之大小來決定是否更新前述校正信號；以及一第二判斷單元，根據前述時脈數與一預設校正範圍之大小來決定是否更新前述校正信號。
如申請專利範圍第1項記載之鎖頻裝置，其中前述輸出頻率信號係被調整至鎖定一通用序列匯流排進行資料傳輸時的一預設頻率。
如申請專利範圍第1項記載之鎖頻裝置，其中前述數位控制震盪器為一電流控制震盪器。
如申請專利範圍第3項記載之鎖頻裝置，其中前述數位控制震盪器包含：N(N為正整數)個電流源，係用以產生N個大小相同或N個大小不同之電流；N個開關，每一開關係根據前述校正信號來開啟(on)或關閉(off)其連接之一前述電流源；以及至少一震盪器，係根據流過前述N個開關的電流總和來產生前述輸出頻率信號。
如申請專利範圍第1項記載之鎖頻裝置，其中前述比較單元更包含一暫存單元，該暫存單元係用以儲存前述時脈數。
一種鎖頻裝置，包含：一數位控制震盪器，係用以產生一輸出頻率信號；以及一比較單元，係接收一保持連接信號(keep alive signal)與前述輸出頻率信號、或一訊框起始(start of frame)資訊，且比較該保持連接信號與該輸出頻率信號，以產生一校正信號；或比較該訊框起始資訊與該輸出頻率信號，以產生該校正信號；其中，前述數位控制震盪器根據前述校正信號來調整前述輸出頻率信號，其中前述比較單元包含：一計數器，根據前述保持連接信號或前述訊框起始資訊來啟動或停止計數，且用以在前述保持連接信號或訊框之一週期內計數前述輸出頻率信號之時脈數；一第一判斷單元，根據前述時脈數與一預設臨界值之大小來決定是否更新前述校正信號；以及一第二判斷單元，根據前述時脈數與一預設校正範圍之大小來決定是否更新前述校正信號。
如申請專利範圍第6項記載之鎖頻裝置，其中前述比較單元更包含一暫存單元，該暫存單元係用以儲存前述時脈數。
如申請專利範圍第6項記載之鎖頻裝置，其係應用於通用序列匯流排裝置中。
如申請專利範圍第6項記載之鎖頻裝置，其中前述保持連接信號符合USB 2.0低速度(low speed)之規範，且前述訊框起始資訊符合USB 2.0全速度(full speed)之規範。
一種通用序列匯流排裝置，包含：一序列介面引擎，係接收一保持連接信號(keep alive signal)，或一訊框起始(start of frame)資訊且以一輸出頻率信號來作為該序列介面引擎之操作頻率；一數位控制震盪器，係用以產生前述輸出頻率信號；一濾波單元，用以濾除該保持連接信號或該訊框起始資訊之雜訊；以及一比較單元，係接收前述過濾後之該保持連接信號或前述過濾後之該訊框起始資訊與前述輸出頻率信號，且比較前述過濾後之該保持連接信號與該輸出頻率信號，以產生一校正信號；或比較前述過濾後之該訊框起始資訊與該輸出頻率信號，以產生該校正信號；其中，前述數位控制震盪器根據前述校正信號來調整前述輸出頻率信號，且前述比較單元包含：一計數器，根據前述過濾後之保持連接信號或前述訊框起始資訊來啟動或停止計數，且用以在該保持連接信號或訊框之一週期內計數前述輸出頻率信號之時脈數；一第一判斷單元，根據前述時脈數與一預設臨界值之大小來決定是否更新前述校正信號；以及一第二判斷單元，根據前述時脈數與一預設校正範圍之大小來決定是否更新前述校正信號。
如申請專利範圍第10項記載之通用序列匯流排裝置，其中前述輸出頻率信號係被調整至鎖定該通用序列匯流排裝置進行資料傳輸時的一預設頻率。
如申請專利範圍第10項記載之通用序列匯流排裝置，其中前述數位控制震盪器為一電流控制震盪器。
如申請專利範圍第12項記載之通用序列匯流排裝置，其中前述數位控制震盪器包含：N(N為正整數)個電流源，係用以產生N個大小相同或N個大小不同之電流；N個開關，每一開關係根據前述校正信號來開啟(on)或關閉(off)其連接之一前述電流源；以及至少一震盪器，係根據流過前述N個開關的電流總和來產生前述輸出頻率信號。
如申請專利範圍第10項記載之通用序列匯流排裝置，其中前述比較單元更包含一暫存單元，該暫存單元係用以儲存前述時脈數。
一種通用序列匯流排裝置，包含：一序列介面引擎，係接收一保持連接信號(keep alive signal)，或一訊框起始(start of frame)資訊且以一輸出頻率信號來作為該序列介面引擎之操作頻率；一數位控制震盪器，係用以產生前述輸出頻率信號；以及一比較單元，係接收前述保持連接信號或該訊框起始資訊與前述輸出頻率信號，且比較該保持連接信號與該輸出頻率信號，以產生一校正信號；或比較該訊框起始資訊與該輸出頻率信號，以產生該校正信號；其中，前述數位控制震盪器根據前述校正信號來調整前述輸出頻率信號，前述比較單元包含：一計數器，根據前述保持連接信號或前述訊框起始資訊來啟動或停止計數，且用以在前述保持連接信號或訊框之一週期內計數前述輸出頻率信號之時脈數；一第一判斷單元，根據前述時脈數與一預設臨界值之大小來決定是否更新前述校正信號；以及一第二判斷單元，根據前述時脈數與一預設校正範圍之大小來決定是否更新前述校正信號。
如申請專利範圍第15項記載之通用序列匯流排裝置，其中前述比較單元更包含一暫存單元，該暫存單元係用以儲存前述時脈數。
如申請專利範圍第15項記載之通用序列匯流排裝置，其中前述保持連接信號符合USB 2.0低速度(low speed)之規範，且前述訊框起始資訊符合USB 2.0全速度(full speed)之規範。
一種鎖頻方法，包含：接收一保持連接信號(keep alive signal)或一訊框起始(start of frame)資訊；濾除前述保持連接信號或該訊框起始資訊之雜訊；比較過濾後之前述保持連接信號或該訊框起始資訊與一輸出頻率信號，以產生一校正信號；根據前述校正信號來調整前述輸出頻率信號，以將該輸出頻率信號之頻率鎖定至一通用序列匯流排進行資料傳輸時的一預設頻率；根據前述過濾後之該保持連接信號或該訊框起始資訊來啟動或停止計數，且在該保持連接信號或訊框之一週期內計數前述輸出頻率信號之時脈數；根據前述時脈數與一預設臨界值之大小來決定是否更新前述校正信號；以及根據前述時脈數與一預設校正範圍之大小來決定是否更新前述校正信號。
如申請專利範圍第18項記載之鎖頻方法，其係應用於通用序列匯流排裝置中。
如申請專利範圍第18項記載之鎖頻方法，其中前述保持連接信號符合USB 2.0低速度(low speed)之規範，且前述訊框起始資訊符合USB 2.0全速度(full speed)之規範。