TWI405069B - 電壓參考源以及提供參考電壓之方法 - Google Patents

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TWI405069B TW099120322A TW99120322A TWI405069B TW I405069 B TWI405069 B TW I405069B TW 099120322 A TW099120322 A TW 099120322A TW 99120322 A TW99120322 A TW 99120322A TW I405069 B TWI405069 B TW I405069B
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Description

電壓參考源以及提供參考電壓之方法
本發明有關於電子電路，更具體地，有關於使用動態單元(element)匹配的帶隙(bandgap)電壓。
布洛考(Brokaw)帶隙參考電路為積體電路中廣泛應用的電壓參考電路，輸出電壓大致在1.25V左右，具有很小的溫度依賴性。與所有不依賴溫度的帶隙參考電路一樣，該電路保持了具有正溫度係數的內部(internal)電壓源，以及另一個具有負溫度係數的內部電壓源。經由將二者相加，溫度依賴性就可以抵消。另外，兩個內部電壓源的任何一者都可用作溫度感測器。
布洛考帶隙參考電路使用負回授(feedback)(使用運算放大器)以使相同電流流經具有不同射極區域的兩個雙極型(bipolar)電晶體。具有較大射極區域的電晶體需要用於相同電流的較小的基極-射極電壓。用於具有不同射極區域的兩個雙極型電晶體的任何一者電晶體的基極-射極電壓具有負溫度係數(即，值隨著溫度降低)。在兩個基極-射極電壓之間的差具有正溫度係數(即，值隨著溫度升高)。
為了充分利用布洛考電路的低雜訊以及高精確度的優勢，需要使用PNP以及NPN型雙極型電晶體的放大器。在現代CMOS積體電路製程中，已經製造了NPN雙極型裝置，但是沒有PNP雙極型裝置。因此，需要提供不使用任何PNP雙極型電晶體，而使用布洛考核的帶隙參考。進一步說，參考電路應該使用儘可能少的電流路徑，以使功率消耗最小。
有鑑於此，本發明提供一種電壓參考源以及提供參考電壓之方法。
本發明提供一種電壓參考源，包含：一布洛考帶隙核，包含一第一組電晶體；一第二組電晶體，該第二組電晶體耦接該第一組電晶體，該第二組電晶體作為該地一組電晶體的負載裝置；以及一動態單元匹配電路，耦接到該第一組電晶體以及該第二組電晶體，以消除該第二組電晶體其中一選擇性數量電晶體所引起的偏置或者雜訊。
本發明再提供一種提供參考電壓之方法，包含：將一第一組電晶體配置為一布洛考帶隙核架構；以及選擇性地將該第一組電晶體耦接到該第二組電晶體，該第二組電晶體作為該第一組電晶體的負載裝置；其中，該選擇性地將該第一組電晶體耦接到該第二組電晶體用於抵消該第二組電晶體其中一選擇性數量的電晶體而產生的偏置以及雜訊。
本發明提供的電壓參考源以及提供參考電壓之方法效果之一在於，充分利用布洛考電路的低雜訊以及高精確度的優勢，不使用任何PNP雙極型電晶體，並且減少電流路徑，使得功率消耗更小。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包括」和「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。間接的電氣連接手段包括通過其他裝置進行連接。
本發明有關基於布洛考帶隙參考電路的帶隙電壓參考電路。可使用PMOS電晶體作負載裝置從而實現該參考電路。動態單元匹配的技術可以用於抵消(cancel)上述PMOS電晶體的偏置(offset)。
第1圖為根據本發明的帶隙電壓參考電路2的實施例示意圖。帶隙電壓參考電路2包含布洛考帶隙核20，其中，布洛考帶隙核20包含第一組電晶體，在此實施例中，實現為運作在不同電流密度(density)的雙極型電晶體qn0以及雙極型電晶體qn1，耦接在雙極型電晶體qn0以及雙極型電晶體qn1之間的電阻性單元(例如，電阻R2)，以及耦接在雙極型電晶體qn0以及接地端之間的電阻性單元(例如，電阻)R1。帶隙電壓參考電路2進一步包含第二組電晶體，在此實施例中，第二組電晶體實現為PMOS裝置mp0、PMOS裝置mp1，另外，帶隙電壓參考電路2還包含PMOS裝置mp3。其中，PMOS裝置mp0的閘極以及汲極耦接到雙極型電晶體qn0的集極端，PMOS裝置mp1的閘極耦接到PMOS裝置mp0的的汲極以及閘極端，PMOS裝置mp1的汲極耦接到雙極型電晶體qn1的集極端，PMOS裝置mp3的閘極端耦接到PMOS裝置mp1的汲極端以及雙極型電晶體qn1的集極端。如圖所示，即該第二組電晶體耦接該第一組電晶體。雙極型電晶體qn0、雙極型電晶體qn1的基極端以及PMOS裝置mp3的汲極端耦接到電壓源Vref(電壓參考源的輸出端)。PMOS裝置mp0、PMOS裝置mp1以及PMOS裝置mp3耦接到電壓源AVDD。請注意第1圖所示的布洛考帶隙核20僅為一個實施例，然不為對於本發明的限制；也就是說，可以達到相似結果的其他布洛考帶隙架構也可以使用。例如，電阻性單元可以添加在雙極型電晶體qn0以及雙極型電晶體qn1的閘極之間。
帶隙電壓參考電路2提供了用於電壓參考的基礎(basis)。由於佈局靈活可以使用傳統的射極區域的8:1比例，該比例為共質心(common-centroid)3x3矩陣。於傳統的布洛考帶隙參考電路相比，帶隙電壓參考電路2使用PMOS裝置mp0以及PMOS裝置mp1作為主動負載，而沒有使用PNP雙極型電晶體，因此具有較少的電流路徑，其中，傳統的布洛考帶隙參考電路將電阻耦接到雙極型電晶體qn0以及qn1的集極之間。PMOS裝置mp3為雙極型電晶體qn0以及雙極型電晶體qn1提供基極電流，而且可以作為共源級(common-source stage)為布洛考帶隙核20提供足夠的増益以及電流驅動。如果雙極型電晶體qn0以及雙極型電晶體qn1的閘極電壓在標稱(nominal)條件下平衡的話，共源級可以設定合適大小(sized)以提供基極電流。
第2圖為使用動態單元匹配電路6的帶隙電壓參考電路4的實施例。帶隙電壓參考電路4包含布洛考帶隙核12、動態單元匹配電路6以及負載級，其中，負載級包含PMOS裝置mp0以及PMOS裝置mp1。PMOS裝置mp0閘極端耦接到雙極型電晶體qn0的集極端，依賴於動態單元匹配電路6的運作，PMOS裝置mp0汲極端選擇性地耦接到雙極型電晶體qn0的集極端或者雙極型電晶體qn1的集極端。PMOS裝置mp3的閘極端耦接到雙極型電晶體qn1的集極端，為布洛考帶隙核12提供増益以及電流驅動。雙極型電晶體qn0以及雙極型電晶體qn1的基極端，以及PMOS裝置mp3的汲極端耦接到電壓源Vref以及電阻Resd。PMOS裝置mp0、PMOS裝置mp1、PMOS裝置mp3耦接到電壓源AVDD。雙極型電晶體qn1的射極耦接到電阻R2的一端，雙極型電晶體qn0的射極耦接到電阻R1以及電阻R2的另一端。電阻R1耦接在電阻R2以及接地端之間。電容性單元(例如，電容Cext)耦接到電壓源Vref以及電阻Resd。
動態單元匹配電路6包含開關8、開關10。開關10由時脈信號Φ1 控制，開關8由另一個時脈信號Φ2 控制。時脈信號Φ1 以及Φ2 為不重疊的(non-overlapped)。當開關10由時脈信號Φ1 控制閉合，而開關8打開，那麼帶隙電壓參考電路4就與第1圖的帶隙電壓參考電路2的架構相似(PMOS裝置mp0耦接到雙極型電晶體qn0，而PMOS裝置mp1耦接到雙極型電晶體qn1)。當經由時脈信號的控制，開關10打開而開關8閉合，PMOS裝置mp0的汲極耦接到雙極型電晶體qn1的集極，以及PMOS裝置mp1的汲極耦接到雙極型電晶體qn0的集極，即，交換PMOS裝置以及雙極型電晶體裝置之間的連接關係。此實施例中，動態單元匹配電路6受到時脈信號Φ1 以及Φ2 的控制，將時脈信號Φ1 以及Φ2 分別稱為第一相位以及第二相位，則動態單元匹配電路6具有兩個相位。添加了動態單元匹配電路6，所以負載PMOS主動負載保留(retain)，其中，動態單元匹配電路6消除了PMOS裝置mp0與PMOS裝置mp1所引起的偏置以及1/f雜訊。如第2圖所示。在時脈信號Φ1 以及時脈信號Φ2 的每一個時脈週期，動態單元匹配電路6有效地交換一次PMOS裝置mp0以及PMOS裝置mp1在電路拓撲中的位置。儘管如此，这不表示對本發明的限制；例如，交換週期可以改變，而且不必與時脈信號Φ1 以及時脈信號Φ2 的時脈週期一致。既然PMOS裝置mp0以及PMOS裝置mp1運作在相同額定Vgs、Vds以及Id，所以當PMOS裝置mp0以及PMOS裝置mp1匹配時，產生的干擾(disturbance)最小。如果PMOS裝置mp0以及PMOS裝置mp1不匹配，則AC電流注入到PMOS裝置mp3的閘極端。如圖所示，帶隙電壓參考電路4具有兩個低頻極點(pole)(以及一個低頻零點，zero)。來自PMOS偏置的AC電流由來自PMOS裝置mp3的電容所導致的極點濾波一次，然後由帶隙電壓參考電路4的輸出端的電阻Resd以及電容Cext的串聯組合引起的極點再次濾波。結果，來自偏置的上混頻尖峰(upmixed spu)進行了二階濾波運作。選擇相對高調變頻率可以進一步保證該尖峰被濾波為不重要的(insignificant)準位。
在本發明的其他實施例中，可以使用除了PMOS以及雙極型電晶體的電晶體單元，不偏離本發明的基本概念，而呈現出相似特性。
第3A-3C圖為帶隙電壓參考電路4內部的動態單元匹配的效果圖。假設PMOS裝置mp0以及PMOS裝置mp1之間的具有5mV偏置的參考，時脈為1.8 MHz。第3A圖給出輸出參考電壓Vref，輸出參考電壓Vref很乾淨──與100 nV柵格間距(grid spacing)相比，至少紋波(ripple)很小。第3B圖給除了電阻Resd內部測量的參考電壓。由於電阻Resd的電壓降，可以觀察到PMOS裝置mp3的動態單元匹配電流的影響。第3C圖給出了雙極型電晶體qn0(vc0)以及雙極型電晶體qn1(vc1)的集極電壓。vc0的電壓為具有5 mV振幅的方波，反映出偏置。vc1的電壓為三角波，示意出動態單元匹配電路6所產生的錯誤電流在PMOS裝置mp3的閘極端積分。
第2圖的動態單元匹配電路6抵消了由於第一階PMOS偏置而導致的直流錯誤，而且將PMOS裝置mp0以及PMOS裝置mp1的1/f雜訊以與上混頻偏置相同方式調變為調變頻率。既然在調變頻率的雜訊強烈地被濾波，整體雜訊就可以在低頻減少，而且超過1 kHz的頻率就不再重要了。
第4圖為動態單元匹配電路的實施例。動態單元匹配電路21包含PMOS裝置22、PMOS裝置24、PMOS裝置26以及PMOS裝置28，其中，PMOS裝置22的閘極耦接到PMOS裝置24的閘極。PMOS裝置22以及PMOS裝置24的閘極耦接到電壓源phi1，其中，電壓源phi1對應時脈信號Φ1 。PMOS裝置22以及PMOS裝置28的汲極耦接到節點c0。PMOS裝置26以及PMOS裝置24的汲極耦接到節點c1。PMOS裝置26以及28的閘極耦接到電壓源phi2，電壓源phi2對應時脈信號Φ2 。PMOS裝置22以及PMOS裝置26的源極耦接到節點d0。PMOS裝置24以及28的源極耦接到節點d1。當動態匹配電路21在帶隙電壓參考電路4內實現時，例如，雙極型電晶體qn0的集極耦接到節點c0，雙極型電晶體qn1的集極耦接到節點c1，PMOS裝置mp0的汲極耦接到節點d0，PMOS裝置mp1的汲極耦接到節點d1。以此方式，PMOS裝置mp0與PMOS裝置mp1以及雙極型電晶體qn0與雙極型電晶體qn1之間的連接關係，就在第一相位以及第二相位期間交換。該配置由於第一階的PMOS偏置，從而減少或者去除了直流錯誤，而且將PMOS裝置mp0以及PMOS裝置mp1的1/f雜訊調變。
任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視所附之申請專利範圍所界定者為準。
2．．．帶隙電壓參考電路
20．．．布洛考帶隙核
4．．．帶隙電壓參考電路
6．．．動態單元匹配電路
8、10．．．開關
12．．．布洛考帶隙核
R1、R2．．．電阻
qn0、qn1．．．雙極型電晶體
mp0、mp1、mp3．．．PMOS裝置
AVDD、Vref．．．電壓源
Resd．．．電阻
Cext．．．電容
Φ1 、Φ2 ．．．時脈信號
22、24、26、28．．．PMOS裝置
Phi1、phi2．．．電壓源
c0、c1、d0、d1．．．節點
第1圖為根據本發明的帶隙電壓參考電路的實施例示意圖。
第2圖為使用動態單元匹配電路的帶隙電壓參考電路的實施例。
第3A-3C圖為帶隙電壓參考電路內部的動態單元匹配的效果圖。
第4圖為動態單元匹配電路的實施例。
4．．．帶隙電壓參考電路
6．．．動態單元匹配電路
8、10．．．開關
12．．．布洛考帶隙核
R1、R2．．．電阻
qn0、qn1．．．雙極型電晶體
mp0、mp1、mp3．．．PMOS裝置
AVDD、Vref．．．電壓源
Resd．．．電阻
Cext．．．電容
Φ1 、Φ2 ．．．時脈信號

Claims (10)

  1. 一種電壓參考源，包含：一布洛考帶隙核，包含一第一組電晶體；一第二組電晶體，該第二組電晶體耦接該第一組電晶體，該第二組電晶體作為該第一組電晶體的負載裝置；以及一動態單元匹配電路，耦接到該第一組電晶體以及該第二組電晶體，以消除該第二組電晶體其中一選擇性數量電晶體所引起的偏置或者雜訊。
  2. 如申請專利範圍第1項所述之電壓參考源，其中，該動態單元匹配電路交換該第一組電晶體與該第二組電晶體其中該選擇性數量的電晶體的連接關係。
  3. 如申請專利範圍第2項所述之電壓參考源，其中，該動態單元匹配電路由至少一時脈信號控制，以及該動態單元匹配電路在該時脈信號的每一時脈週期交換一次該連接關係。
  4. 如申請專利範圍第2項所述之電壓參考源，其中，該動態單元匹配電路包含兩個相位，其中，在第一相位內，該動態單元匹配電路將該第一組電晶體的第一電晶體耦接到該第二組電晶體的第一電晶體，以及將該第一組電晶體第二電晶體耦接到該第二組電晶體的第二電晶體，以及在第二相位內，該動態單元匹配電路將該第一組電晶體的第一電晶體耦接到該第二組電晶體的第二電晶體，以及將該第一組電晶體第二電晶體耦接到該第二組電晶體的第一電晶體。
  5. 如申請專利範圍第2項所述之電壓參考源，其中，該動態單元匹配電路包含多個開關單元。
  6. 如申請專利範圍第1項所述之電壓參考源，其中，進一步包含一共源級，耦接到該布洛考帶隙核，用於為該布洛考帶隙核提供增益以及電流驅動。
  7. 如申請專利範圍第6項所述之電壓參考源，其中，該共源級包含一電晶體，該電晶體之一閘極耦接到該第一組電晶體，該電晶體之一源極耦接到該第二組電晶體，以及該電晶體之一汲極耦接到該電壓參考源之一輸出端。
  8. 如申請專利範圍第1項所述之電壓參考源，其中，進一步包含一電阻性單元以及一電容性單元，該電阻性單元以及該電容性單元在該電壓參考源之一輸出端形成一極點。
  9. 一種提供參考電壓之方法，包含：將一第一組電晶體配置為一布洛考帶隙核架構；以及選擇性地將該第一組電晶體耦接到該第二組電晶體，該第二組電晶體作為該第一組電晶體的負載裝置；其中，該選擇性地將該第一組電晶體耦接到該第二組電晶體用於抵消該第二組電晶體其中一選擇性數量的電晶體而產生的偏置以及雜訊。
  10. 如申請專利範圍第9項所述之提供參考電壓之方法，其中，該選擇性地將該第一組電晶體耦接到該第二組電晶體包含交換該第一組電晶體以及該第二組電晶體其中該選擇性數量的電晶體之間的連接關係。
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