TWI402971B - Memory device - Google Patents
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Description
本發明係關於一種記憶體裝置，特別是關於一種具備一具有由穿隧氧化膜、電荷陷阱膜、阻擋氧化膜之3層所疊層而構成之閘極絕緣膜以及形成於阻擋氧化膜上之閘極電極的記憶體單元之記憶體裝置。
習知技術中已知一種記憶體裝置，其具備一具有由穿隧氧化膜、電荷陷阱膜、阻擋氧化膜之3層所疊層而構成之閘極氧化膜以及形成於該阻擋氧化膜上之閘極電極的記憶體單元。又，如第6圖所示已知一種具備有所謂之SONOS型記憶體單元的記憶體裝置，該SONOS型記憶體單元係於Si基板11上具備一具有由氧化膜所組成的穿隧氧化膜12、由氮化膜所組成的電荷陷阱膜13、由氧化膜所組成的阻擋氧化膜14所疊層而構成的閘極絕緣膜15，並於其上形成一多晶矽閘極電極16而構成的(例如，參照專利文獻1、專利文獻2)。
前述SONOS型記憶體單元中，由氧化膜所組成的阻擋氧化膜之材料係使用矽氧化膜(SiO2
膜)或氧化鋁膜(Al2
O3
膜)等。該等SONOS型記憶體裝置之能帶結構(band structure)係如第7圖所示。
【專利文獻1】日本特開第2001-358237號公報。
【專利文獻2】日本特開第2002-280467號公報。
前述習知之具備有SONOS型記憶體單元的記憶體裝置中，係有資料刪除速度緩慢抑或刪除不完全的問題。作為該問題之原因，可舉出一在資料刪除時，於閘極電極施加一較高之負電壓而將電荷陷阱膜之電子引出至基板側之時點，卻使得電子自閘極電極一側重新注入至電荷陷阱膜的現象。
第8圖係顯示在資料刪除時，於閘極電極施加一負電壓之狀態的SONOS型記憶體單元之能帶結構。另外，計算第8圖之能帶結構時所用之SONOS模型結構中：
閘極電極之功函數Φ
m=5eV
阻擋氧化膜：SiO2
膜、厚度7nm
電荷陷阱膜：Si3
N4
膜、厚度4nm
穿隧氧化膜：SiO2
膜、厚度3.5nm
刪除電壓Vg-Vfb=-18V
如第8圖所示，施加一負電壓之狀態的絕緣膜電位係具有較大的梯度，故以閘極電極上之電子的觀點來看該障壁之高度、厚度減少。雖然該阻擋氧化膜原本係用以阻止來自閘極電極之電子注入的障壁，但使用習知的矽氧化膜或氧化鋁的SONOS型記憶體單元係無法充分地抑制該電子注入。
本發明係解決前述習知之問題並提供一種相較於習知技術可提高阻擋氧化膜之電子注入的抑制作用，藉以達成提高資料刪除速度並提高資料刪除動作之確實性的記憶體裝置。
申請專利範圍第1項之發明係為一種記憶體裝置，其具備一具有由穿隧氧化膜、電荷陷阱膜、阻擋氧化膜之3層所疊層而構成之閘極絕緣膜以及形成於該阻擋氧化膜上之閘極電極的記憶體單元，其特徵在於：該阻擋氧化膜係為一材料組成具有梯度之構造抑或一疊層構造。
申請專利範圍第2項之發明係為第1項所記載之記憶體裝置，其中該阻擋氧化膜中，相較於接觸該電荷陷阱膜一側，接觸該閘極電極一側之電子親和力較大且介電率較高。
申請專利範圍第3項之發明係為第1項所記載之記憶體裝置，其中該阻擋氧化膜係由一接觸該電荷陷阱膜的第1阻擋氧化膜以及一接觸該閘極電極的第2阻擋氧化膜所疊層而構成，且相較於該第1阻擋氧化膜，該第2阻擋氧化膜係由電子親和力較大且介電率較高之材料所組成。
申請專利範圍第4項之發明係為第1項所記載之記憶體裝置，其中該第1阻擋氧化膜係由SiO2
或Al2
O3
所組成的；而第2阻擋氧化膜係由二元金屬氧化物或矽酸鹽材料或鋁酸鹽材料所組成的。
申請專利範圍第5項之發明係為第4項所記載之記憶體裝置，其中該第2阻擋氧化膜係由HfO2
、ZrO2
、La2
O3
、HfSiO、HfSiON、HfAlO、LaAlO3
中任一者所組成的。
申請專利範圍第6項之發明係為第3項所記載之記憶體裝置，其中該第1阻擋氧化膜係由Al2
O3
所組成的；第2阻擋氧化膜係由ZrO2
所組成的；且第1阻擋氧化膜之膜厚係為2nm以上10nm以下。
根據本發明係可提供一種相較於習知技術可提高阻擋氧化膜之電子注入的抑制作用，藉以達成提高資料刪除速度並提高資料刪除動作之確實性的記憶體裝置。
以下，參照圖式來詳細說明本發明之記憶體裝置的實施樣態。
第1圖係顯示本發明之一實施樣態的記憶體裝置之主要元件概略構成的模型。如圖所示於矽基板1上方，係自矽基板1側(第1圖中下方側)依序地形成一由穿隧氧化膜2、電荷陷阱膜3、阻擋氧化膜4之3層所疊層而構成的閘極絕緣膜5。又，於閘極絕緣膜5上形成一閘極電極6。
穿隧氧化膜2係由氧化膜(本實施樣態中係為SiO2
膜)所形成的，而電荷陷阱膜3係由氮化膜(本實施樣態中係為Si3
N4
膜)所形成的。又，閘極電極6係由多晶矽膜所形成的。
本實施樣態中，阻擋氧化膜4係由第1阻擋氧化膜4a與第2阻擋氧化膜4b所疊層而構成的。該等第1阻擋氧化膜4a、第2阻擋氧化膜4b中，相較於第1阻擋氧化膜4a，於閘極電極6一側之第2阻擋氧化膜4b係由介電率較高且電子親和力較大的介電材料所構成的。換言之，相較於第2阻擋氧化膜4b，於電荷陷阱膜3一側之第1阻擋氧化膜4a係由介電率較低且電子親和力較小的介電材料所構成的。
如前所述，閘極電極6一側係設置一由介電率較高且電子親和力較大之介電材料所組成的第2阻擋氧化膜4b，而電荷陷阱膜3一側則設置一由介電率較低且電子親和力較小之介電材料所組成的第1阻擋氧化膜4a，藉此係可成為一在資料刪除時針對來自閘極電極6一側之電子注入而具有較大障壁的構造。
前述介電率較低且電子親和力較小之介電材料係可使用例如氧化矽(SiO2
)或氧化鋁(Al2
O3
)等。又，前述介電率較高且電子親和力較大之介電材料係可使用例如HfO2
、ZrO2
、La2
O3
等二元金屬氧化物或HfSiO、HfSiON等矽酸鹽材料或HfAlO等鋁酸鹽材料。
本實施樣態中，第1阻擋氧化膜4a係由Al2
O3
膜所組成的，其厚度較第2阻擋氧化膜4b更薄。該第1阻擋氧化膜4a之厚度宜為2nm~10nm左右，本實施樣態中，第1阻擋氧化膜4a之厚度係為6nm(其理由容
後詳述)。另外，理想之Al2
O3
膜之物理性質中，電子親和力X為1.2eV、比介電率ε為9.4。
又，本實施樣態中，第2阻擋氧化膜4b係由ZrO2
膜所組成的，且其厚度係為35nm。將第2阻擋氧化膜4b之厚度設定為35nm係因該阻擋氧化膜4整體之等效氧化層厚度(EOT；Equivalent Oxide Thickness)須達7nm左右，而當第1阻擋氧化膜4a之厚度為6nm之情況，第2阻擋氧化膜4b之厚度則必須達35nm。另外，理想之ZrO2
膜之物理性質中，電子親和力X為2.6eV、比介電率ε為30。
如前述本實施樣態中，藉由使用一介電率較高且電子親和力較高的第2阻擋氧化膜4b係可加厚在資料刪除時障壁的厚度，來抑制因MFN(Modified FN)穿隧而自閘極電極6朝向電荷陷阱膜3的電子洩漏，自閘極電極6朝向電荷陷阱膜3的電子洩漏現象係可由MFN穿隧機制轉變為受熱輻射(TE；Thermal emission)支配，係可大幅地抑制自閘極電極6朝向電荷陷阱膜3的電子洩漏。
又，由於僅具有第2阻擋氧化膜4b時，係使得障壁高度降低，故藉由設置一較第2阻擋氧化膜4b之電子親和力更低的薄層第1阻擋氧化膜，以形成一障壁高度較高之部分。因此，係可抑制在刪除時因熱輻射而自閘極電極6朝向電荷陷阱膜3的電子洩漏，同時亦可抑制在資料保存時自電荷陷阱膜3朝向閘極電極6的電子洩漏。第2圖係顯示本實施樣態之能帶結構。
此處，為了如前述般讓自閘極電極6朝向電荷陷阱膜3的電子洩漏現象由MFN穿隧機制而轉變為受熱輻射支配，係將比介電率較高且電子親和力較高的第2阻擋氧化膜4b之厚度增厚至一特定範圍，因此，需將第1阻擋氧化膜4a之厚度變薄。第3圖中縱軸為電子之輻射機率而橫軸為Al2
O3
膜之膜厚，其顯示為假設ZrO2
膜之比介電率ε為20(曲線a)、30(曲線b)、40(曲線C)之情況下，施加一刪除電壓Vg-Vfb=-18V之時點，自閘極電極6跨越阻擋氧化膜4而注入至電荷陷阱膜3的電子輻射機率與由Al2
O3
膜所組成之第1阻擋氧化膜4a的膜厚之間的關係，藉模擬所得之結果的圖表。另外，圖中Al2
O3
膜厚為17nm時係顯示為單層Al2
O3
膜之情況。
如第3圖之圖表所示，為了讓自閘極電極6朝向電荷陷阱膜3的電子洩漏現象由MFN穿隧機制而轉變為受熱輻射支配，Al2
O3
膜之膜厚須為10nm以下範圍。相較於單層Al2
O3
膜之情況，使用前述之結構且當ZrO2
膜之比介電率ε為20之情況，該電子輻射機率的減少效果係為1/100左右。又，於ZrO2
膜之比介電率ε為較高之30等情況，係可獲得大幅度之電子輻射機率的減少效果。
第4圖中縱軸為電子之輻射機率而橫軸為Al2
O3
膜(第1阻擋氧化膜4a)之膜厚，其顯示為一由ZrO2
膜所組成的第2阻擋氧化膜4b與一由Al2
O3
膜所組成的第1阻擋氧化膜4a所疊層而構成的阻擋氧化膜4在保存資料時電子之洩漏特性，藉模擬所得之結果的圖表。亦即，係顯示於保存資料中，被電荷陷阱膜3所捕捉之電子跨越阻擋氧化膜4而洩漏至閘極電極6側的輻射機率。另外，其顯示為ZrO2
膜之比介電率ε為30之情況的結果。
如第4圖所示，就用作電荷陷阱層之Si3
N4
傳導帶及陷阱一側來看，由於Al2
O3
膜產生的障壁高度不變故熱輻射(TE)產生的輻射機率亦為一定值。隨著將阻擋氧化膜4之ZrO2
膜(第2阻擋氧化膜4b)之膜厚加厚並將Al2
O3
膜(第1阻擋氧化膜4a)之膜厚薄膜化，Si3
N4
及Al2
O3
膜產生MFN穿隧機率係逐漸増大。
寫入儲存晶格時所注入之電子蓄積於Si3
N4
膜之傳導帶的情況，若將Al2
O3
膜薄膜化至6nm以下則其洩漏特性係較單層Al2
O3
膜之阻擋氧化膜更加惡化(第4圖中虛線所示MFN(SiN Ec→ZrO2
Ec)之情況)。又，欲使該蓄積電子存在Si3
N4
膜中之陷阱側(自傳導帶深度Φ
t=0.7eV處)之情況，則Al2
O3
膜之薄膜化極限為2nm(第4圖中實線所示MFN(SiNΦ
t→ZrO2
Ec)之情況)。
基於前述理由，由A12
O3
膜所組成之第1阻擋氧化膜4a的厚宜為2nm以上10nm以下，更佳地係為6nm以上8nm以下。
另外，前述實施樣態中，係說明了由ZrO2
來構成該第2阻擋氧化膜4b之情況，若由其他高介電率之物質來構成該第2阻擋氧化膜4b之情況，例如於使用HfO2
、ZrO2
、La2
O3
等二元金屬氧化物或HfSiO、HfSiON等矽酸鹽材料或HfAlO、LaAlO3
等鋁酸鹽材料時，亦可如同前述實施樣態般，設定為將第1阻擋氧化膜4a之膜厚薄膜化，並將第2阻擋氧化膜4b之膜厚加厚。
又，前述實施樣態中，雖然該阻擋氧化膜4係由第1阻擋氧化膜4a與第2阻擋氧化膜4b所疊層而構成的疊層構造，但於該等第1阻擋氧化膜4a與第2阻擋氧化膜4b交界面附近，亦可為具有一混合第1阻擋氧化膜4a之材料與第2阻擋氧化膜4b之材料的(材料組成具有梯度)區域之構造。更進一步，亦可不形成2層之疊層構造的阻擋氧化膜4，而是形成一沿著厚度方向其材料組成具有梯度之構造的阻擋氧化膜4，並於閘極電極6側形成電子親和力較大且高介電率之構造，以成為一電子親和力及介電率具有梯度之構造。其能帶結構係如第5圖所示。
如前所述，相較於習知技術，本實施樣態係可提高阻擋氧化膜之電子注入的抑制作用，藉以達成提高資料刪除速度並提高資料刪除動作之確實性。
1．．．矽基板
2．．．穿隧氧化膜
3．．．電荷陷阱膜
4．．．阻擋氧化膜
4a．．．第1阻擋氧化膜
4b．．．第2阻擋氧化膜
5．．．閘極絕緣膜
6．．．閘極電極
11‧‧‧基板
12‧‧‧穿隧氧化膜
13‧‧‧電荷陷阱膜
14‧‧‧阻擋氧化膜
15‧‧‧閘極絕緣膜
16‧‧‧多晶矽閘極電極
第1圖係本發明實施樣態之記憶體裝置的主要元件概略構成的模型示意圖。
第2圖係用以說明第1圖之記憶體裝置的能帶結構。
第3圖係刪除時的電子輻射機率與Al2
O3
膜的膜厚之關係的圖表。
第4圖係保存資料時的電子輻射機率與Al2
O3
膜的膜厚之關係的圖表。
第5圖係用以說明本發明之其它實施樣態的能帶結構。
第6圖係習知記憶體裝置的主要元件概略構成的模型示意圖。
第7圖係用以說明第6圖之記憶體裝置的能帶結構。
第8圖係用以說明第6圖之記憶體裝置於刪除時的能帶結構。
1．．．矽基板
2．．．穿隧氧化膜
3．．．電荷陷阱膜
4．．．阻擋氧化膜
4a．．．第1阻擋氧化膜
4b．．．第2阻擋氧化膜
5．．．閘極絕緣膜
6．．．閘極電極
Claims (6)
- 一種記憶體裝置，其具備一具有由穿隧氧化膜、電荷陷阱膜、阻擋氧化膜之3層所疊層而構成之閘極絕緣膜以及形成於該阻擋氧化膜上之閘極電極的記憶體單元，其特徵在於：該阻擋氧化膜相較於接觸該電荷陷阱膜一側，接觸該閘極電極一側之電子親和力較大且介電率較高；且該阻擋氧化膜係由一接觸該電荷陷阱膜的第1阻擋氧化膜以及一接觸該閘極電極的第2阻擋氧化膜所疊層而構成，且相較於該第1阻擋氧化膜，該第2阻擋氧化膜係由電子親和力較大且介電率較高之材料所組成；該第1阻擋氧化膜之膜厚係為6nm以上10nm以下。
- 如申請專利範圍第1項之記憶體裝置，其中該第1阻擋氧化膜係由Al2 O3 所組成的；該第2阻擋氧化膜係由ZrO2 所組成的。
- 如申請專利範圍第1項之記憶體裝置，其中該第1阻擋氧化膜係由Al2 O3 所組成的；該第2阻擋氧化膜係由HfO2 所組成的。
- 如申請專利範圍第1項之記憶體裝置，其中該第1阻擋氧化膜係由SiO2 或Al2 O3 所組成的；而第2阻擋氧化膜係由二元金屬氧化物或矽酸鹽材料或鋁酸鹽材料所組成的。
- 如申請專利範圍第4項之記憶體裝置，其中該第2阻擋氧化膜係由HfO2 、ZrO2 、La2 O3 、HfSiO、HfSiON、HfAlO、LaAlO3 中任一者所組成的。
- 一種記憶體裝置，其具備一具有由穿隧氧化膜、電荷陷阱膜、阻擋氧化膜之3層所疊層而構成之閘極絕緣膜以及形成於該阻擋氧化膜上之閘極電極的記憶體單元，其特徵在於：該阻擋氧化膜相較於接觸該電荷陷阱膜一側，接觸該閘極電極一側之電子親和力較大且介電率較高；且該阻擋氧化膜在材料組成具有梯度，使其相較於接觸該電荷陷阱膜一側，接觸該閘極電極一側之電子親和力較大且介電率較高。
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