TWI402841B - 用於最小化揮發性記憶體效能上更新操作之影響之方法及系統 - Google Patents
用於最小化揮發性記憶體效能上更新操作之影響之方法及系統 Download PDFInfo
- Publication number
- TWI402841B TWI402841B TW094140719A TW94140719A TWI402841B TW I402841 B TWI402841 B TW I402841B TW 094140719 A TW094140719 A TW 094140719A TW 94140719 A TW94140719 A TW 94140719A TW I402841 B TWI402841 B TW I402841B
- Authority
- TW
- Taiwan
- Prior art keywords
- update
- memory
- determining
- counter
- update counter
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4061—Calibration or ate or cycle tuning
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Stored Programmes (AREA)
Description
本發明概言之係關於記憶體裝置,且更具體而言,係關於用於最小化對揮發性記憶體效能上更新操作之影響之方法及系統。
揮發性記憶體係一種通常構造為若干陣列(或庫)之儲存媒體。每一庫進一步佈置成列及行形式之"記憶單元"矩陣,其中每一行皆由記憶體之輸入/輸出(I/O)寬度進一步分割。記憶體內之位置由庫、列及行來唯一地規定。可使用記憶體控制器藉由指明資料之庫、列及行位置而自記憶體中擷取資料。
倘為動態揮發性記憶體,為保持資料完整性,必須週期性地更新或重新激勵每一單元。該等單元須予以更新係由於其係圍繞儲存電荷之電容器設計,而該等電容器可能會隨時間放電。更新係重新充電或重新激勵記憶體內各單元之過程。通常每次更新一列單元。當前存在若干種設計用於更新揮發性記憶體之方法。該等方法中之某些(若非全部)會在效能及/或功率方面引起高的代價。舉例而言,存在兩種通常用於控制對現代數位系統內揮發性記憶體實施更新的常用方法或技術。一種方法依賴記憶體來跟蹤需使用在該記憶體上可具有之內建式更新機構進行更新之列及庫;另一種方法依賴記憶體控制器來跟蹤需進行更新之列及庫。
第一種常用方法係使用揮發性記憶體之自動更新功能及自更新功能。該等功能使用記憶體之內建更新時鐘及更新位址。在記憶體現用期間,若需要一更新循環,則記憶體控制器必須對所有庫預充電,然後使用自動更新命令來告訴記憶體發起一內部更新循環。在自動更新模式中,記憶體使用其內部更新位址計數器內之更新位址來決定哪一列/庫執行更新循環並遍曆相關各列。當記憶體進入自動更新狀態時,所有庫皆須關閉,此乃因記憶體控制器不知曉記憶體將更新哪一庫。
在不使用期間,記憶體控制器可將記憶體置於自更新模式中。於自更新模式中,記憶體使用其自身之內部時鐘及更新位址計數器來產生更新,以更新該記憶體之該(該等)列。由於可使用自更新模式,因而該方法有益於在空閒狀態期間節約功率。自更新狀態使用少量功率並藉由更新記憶體來保持記憶體之內容。由於需要少量功率,因而該方法通常用於低功率應用中。
根據第二種方法,藉由記憶體控制器達成對更新之控制。該方法不使用任一在記憶體上可具有之內建式更新機構。根據該方法,在定期給定之間隔處,記憶體藉由使用庫/列位址組合依序打開及關閉各列來明確地產生更新。更新時鐘(其確定更新速率)及庫/列位址組合位於記憶體控制器內部。該方法對於高速/高效能應用最佳。該方法允許記憶體控制器更新一特定記憶體庫,同時允許其他記憶體庫保持打開以供存取,從而得到更高之效能;對其他庫之讀取及寫入一般可並列且不中斷地繼續進行。該方法之不利方面係在系統斷電或長時間空閒狀態期間,當記憶體控制器不對記憶體更新時,記憶體不能保持於自更新狀態。如上所述,自更新狀態係大多數揮發性記憶體之內建功能。由於記憶體之自更新功能會使一獨立於記憶體控制器而儲存於記憶體中更新位址計數器內之更新位址(即列/庫位址)遞增,因而由記憶體保持之更新位址與記憶體控制器不一致或不同步。
更新作業可降低記憶體子系統之效能,此乃因每一更新循環皆會迫使記憶體進入空閒狀態,而於此空閒狀態期間不可進行資料存取。舉例而言,若一特定記憶體庫在此庫處於一現用狀態時需要一更新循環,則必須關閉該庫以允許進行該更新作業。關閉該庫意味著必須延遲原本欲執行之資料作業,從而影響系統效能。
某些現有方案可供用於降低更新作業之對效能之影響。該等方案通常涉及到使用高於所需更新速率之更新速率,以便可在一預確定更新週期內更新更多之記憶體庫。藉由更新更多之記憶體庫,會減小為更新而必須關閉一現用記憶體庫之可能。然而,使用更高之更新速率具有其若干缺點。舉例而言,更新速率增加意味著需要更多之功率,此又會導致效能降低。而且,僅使用更高之更新速率並非總能消除當需要更新時關閉現用記憶體庫之需要;於某些情形中,無論如何皆必須關閉現用記憶體庫,從而抹煞了使用更高更新速率之所有優點。
因此,期望提供會最小化更新作業對揮發性記憶體效能之影響的更有效之方法及系統。
於本發明之一態樣中,一種記憶體系統包括:一揮發性記憶體;一更新計數器,其經組態以監測在該揮發性記憶體內執行之先前更新之次數;及一控制器,其經組態以因應偵測到一對一定期安排之更新之請求而檢查該更新計數器,以確定是否可跳過該定期安排之更新。
於本發明之另一態樣中,一種記憶體系統包括:一揮發性記憶體;一更新計數器,其經組態以保持與在該揮發性記憶體內執行之先前更新次數相關之資訊;一經組態以控制該揮發性記憶體之控制器;及一處理器,其經組態以管理該控制器、該揮發性記憶體及該更新計數器之間之交互作用,該處理器進一步經組態以因應偵測到一對一定期安排之更新之請求而檢查該更新計數器,以確定是否可跳過該定期安排之更新。
於本發明之又一態樣中,一種記憶體系統包括:一揮發性記憶體;監測構件,其用於監測在該揮發性記憶體內執行之先前更新之次數;及檢查構件,其用於因應偵測到一對一定期安排之更新之請求而檢查所執行先前更新之次數,以確定是否可跳過一定期安排之更新。
於本發明之一態樣中,一種用於在一揮發性記憶體內執行更新作業之方法包括:監測在該揮發性記憶體內執行之先前更新之次數;及因應偵測到一對一定期安排之更新之請求而檢查所執行先前更新之次數,以確定是否可跳過該定期安排之更新。
應瞭解,根據下文以例示方式顯示及闡述本發明各實施例的詳細說明,熟習此項技術者將易知本發明之其他實施例。應認識到,本發明可具有其他及不同的實施例,且可在各種其他方面修改其若干細節,此皆不背離本發明之精神及範圍。因此,應將該等圖式及詳細說明視為例示性質而非限定性質。
下文結合所附圖式闡述之詳細說明旨在闡明本發明之各種實施例,而非表示唯一可實施本發明之實施例。為了達成對本發明之透徹瞭解,該詳細說明包括具體細節。然而,對熟習此項技術者而言,顯然無需此等具體細節亦可實施本發明。為避免造成本發明之概念含糊不清,在某些實例中以方塊圖形式顯示眾所習知之結構及組件。
現在以一個或多個實例性實施例之形式闡述本發明。於一態樣中,提供一種會減小更新作業對效能之影響之更新方法。圖1顯示一可用於實踐該更新方法之佈置100。如圖1中所示,該更新方法可藉由一揮發性記憶體110、一經組態以控制該揮發性記憶體之控制器120及一更新計數器130來實施。揮發性記憶體110可係(舉例而言)DRAM(動態隨機存取記憶體)、SDRAM(同步DRAM)及各種其他類型之DRAM等。根據本文所提供之揭示內容及教示,熟習此項技術者將瞭解如何對需要更新作業之其他類型記憶體實踐本發明。
更新計數器130用於跟蹤已執行之提前更新之次數,藉此允許跳過定期安排之更新,如下文所將進一步說明。於一實施方案中,更新計數器130係一三位元(3位元)計數器,此意味著可提前執行多達七(7)次先前更新。根據本文所提供之揭示內容及教示,熟習此項技術者將瞭解如何根據本發明構建該更新計數器。
於該更新方法之一態樣中,在資料事物開始存取控制器120以完成對記憶體110之作業之前(例如在上電順序之後),控制器120指導記憶體110執行若干次更新,直至更新計數器130達至其最大值。每執行一次更新,更新計數器130皆遞增一(1)。該等更新係提前執行之先前更新。定期安排之更新係由一與記憶體110相關聯之內部更新時脈或旗標(未顯示)來發起。對於3位元計數器,更新計數器130之最大值係七(7);因此,可執行七(7)次先前更新。
圖2係一流程圖,其顯示根據本發明一態樣之更新方法之運作流程。於一實施方案中,該更新方法藉由控制控制器120、記憶體110及更新計數器130之控制邏輯或處理器來達成。應瞭解,控制邏輯或處理器可構建為一獨立模組或整合為另一組件(例如控制器120)之一部分。根據本文所提供之揭示內容及教示,熟習此項技術者將瞭解其他構建本發明之方式及/或方法。
於塊200中,偵測到記憶體110請求一定期安排之更新。在偵測到對定期安排之更新之請求後,檢查更新計數器130以確定其值。於塊210中,若確定出更新計數器130處於其最低值(例如零("0")),則在塊230中,對記憶體110執行一次或多次自動更新。該一次或多次自動更新係提前執行之先前更新。欲執行之自動更新次數可視一個或多個條件(例如更新計數器130之大小、設計及/或效能標準等)而異。根據本文所提供之揭示內容及教示,熟習此項技術者將瞭解如何根據本發明來確定欲執行之自動更新次數。可執行之自動更新之最大次數等於更新計數器130之大小。每執行一次先前自動更新,更新計數器130皆遞增一(1)。邏輯上,當更新計數器130之值達到其最低值(例如零("0"))時,其意味著所有先前執行之先前更新皆已得到使用,或相反地,不再有更多的定期安排之更新可被跳過。因此,當更新計數器130已達到其最低值時,必須對記憶體110執行自動更新以防止任何資料丟失。
若確定出更新計數器130不處於其最低值(例如非零值),則於塊220中檢查控制器120,以確定其是否空閒(此意味著記憶體110是否亦空閒)。若控制器120不空閒(即相反地,控制器120現用),則於塊240中使更新計數器130遞減一(1),且不執行定期安排之更新。邏輯上,使更新計數器130遞減意味著用掉一提前更新來換取不執行該定期安排之更新。
若確定出控制器120確實空閒,則於塊250中對記憶體110執行自動更新。在執行自動更新之後,於塊260中檢查更新計數器130之值。若確定出更新計數器130尚未達到其最大值,則於塊170中,遞增更新計數器130。遞增更新計數器130意味著已執行一額外之先前自動更新,因此稍後可跳過一定期安排之更新。
若確定出更新計數器130已達到其最大值,則在塊280中,更新計數器130之值保持不變。
圖3顯示根據本發明另一態樣之更新方法之運作流程。控制器120每當空閒時皆連續指導記憶體110執行自動更新,直至更新計數器130已達到其最大值-甚至當未偵測到定期安排之自動更新時。於塊300中,當控制器120空閒且未偵測到定期安排之自動更新時,檢查更新計數器130之值以確定其是否已達到其最大值。若更新計數器130已達到其最大值,則於塊310中不執行先前更新。然而,若更新計數器130尚未達到其最大值,則於塊320中執行一自動更新,並相應地遞增更新計數器130。假設控制器120保持空閒且未偵測到定期安排之更新,則該過程會繼續,直至更新計數器130已達到其最大值(即已執行可允許提前更新之最大次數)或某個其他預定值。該預定值可視一個或多個條件(例如更新計數器130之大小、設計及/或效能標準等)而異。藉由執行先前更新,控制器120能夠保持超前於定期安排之更新。藉由保持超前,控制器120由此可在稍後在忙於處理來自系統中其他部分之命令時跳過一個或多個定期安排之更新。
藉由使用如上所述之更新方法,熟習此項技術者將瞭解,更新作業對記憶體效能之影響得以減小。舉例而言,藉由執行先前更新並保持超前於定期安排之更新,記憶體之效能得以最佳化。從另一種方式看,在適當時推遲定期安排之更新以利於先前執行之先前更新,從而使記憶體資源能夠得到更有效利用。此外,藉由推遲定期安排之更新,使更新間隔延長,此意味著消耗更少之功率,而此又會促成更佳之效能。
結合本文所揭示實施例闡述之方法或演算法可以控制邏輯、程式化指令或其他指示之形式直接實施於硬體中、一可由一處理器執行之軟體模組中,或兩者之組合中。軟體模組可駐存於RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬磁碟、可抽換磁碟、CD-ROM中、或此項技術中所習知之任何其他形式之儲存媒體中。儲存媒體可耦接至處理器,以使處理器可自儲存媒體讀取資訊或向儲存媒體寫入資訊。或者,該儲存媒體可整合至處理器中。
上述對所揭示實施例之說明旨在使任一熟習此項技術者皆能夠製作或使用本發明。熟習此項技術者將易知對該等實施例之各種修改,且本文所界定的一般原理亦可適用於其他實施例,此並不背離本發明之精神或範疇。因此,本發明並非意欲限定為本文所示實施例,而是欲賦予其與申請專利範圍相一致之全部範疇,其中除非明確指明,否則,以單數形式提及一元件並非意欲表示"一個且僅有一個",而係"一個或多個"之意。所有為業內一般技術者所習知或此後將習知的本揭示內容通篇所述各實施例之元件之結構及功能等效物皆明確地以引用方式併入本文中並意欲涵蓋於申請專利範圍內。而且,無論是否於申請專利範圍中明確列述此揭示內容,本文所揭示之內容皆非意欲奉獻給公眾。申請專利範圍要素皆不依據35 U.S.C.§112第六段之規定加以解釋,除非使用片語"用於…之構件"明確描述該要素,或於方法項中使用片語"用於…之步驟"描述該要素。
100...佈置
110...揮發性記憶體
120...控制器
130...更新計數器
在附圖中,以實例方式而非限定方式顯示本發明之各態樣,其中:圖1係一簡化方塊圖,其顯示一種可用於實踐本發明更新方法之佈置;圖2係一流程圖,其顯示根據本發明之一態樣的更新方法之運作流程;及圖3係一流程圖,其顯示根據本發明另一態樣的更新方法之運作流程。
100...佈置
110...揮發性記憶體
120...控制器
130...更新計數器
Claims (37)
- 一種記憶體系統,其包括:一揮發性記憶體;一更新計數器,其經組態以監測在該揮發性記憶體內之一定期安排之更新前所執行之先前自動更新之一次數;及一記憶體控制器,其經組態以:偵測該定期安排之更新;確定該更新計數器代表大於零之一次數;因應於確定該更新計數器代表大於零之該次數以確定該記憶體控制器係空閒的;及因應於確定該記憶體控制器係空閒的以執行一自動更新。
- 如請求項1之系統,其中該記憶體控制器進一步組態成因應於該記憶體控制器確定該定期安排之更新不能被跳過以指示該揮發性記憶體執行該定期安排之更新。
- 如請求項2之系統,其中該記憶體控制器進一步經組態以指示該揮發性記憶體除執行該定期安排之更新之外亦執行該自動更新。
- 如請求項3之系統,其中欲執行之先前自動更新之該次數視至少一個條件而異。
- 如請求項1之系統,其中該至少一個條件係選自包含該更新計數器之大小的一組條件。
- 如請求項1之系統,其中先前自動更新之一最大次數係 被執行及該最大次數係基於在該揮發性記憶體中列之一數目。
- 如請求項1之系統,其中該記憶體控制器進一步組態成因應於確定該記憶體控制器係現用的且該更新計數器代表大於零之該次數以指示該揮發性記憶體不執行該自動更新。
- 如請求項7之系統,其中該更新計數器之一值係因應於確定該記憶體控制器係現用的而被遞減。
- 如請求項1之系統,其中該記憶體控制器進一步組態以確定該更新計數器是否已達到一最大值。
- 如請求項9之系統,其中該更新計數器之一值係因應於確定該更新計數器尚未達到該最大值而被遞增。
- 如請求項9之系統,其中該更新計數器之一值係因應於確定該更新計數器已達到該最大值而保持不變。
- 如請求項1之系統,其中該更新計數器包括一位元計數器。
- 如請求項1之系統,其中該揮發性記憶體包括一動態隨機存取記憶體(DRAM)與一同步DRAM之一。
- 如請求項1之系統,其中該記憶體控制器進一步經組態成因應於確定該記憶體控制器係現用的且該更新計數器代表大於零之該次數以更新該更新計數器來反映已執行自動更新的一減小次數。
- 一種記憶體系統,其包括:一揮發性記憶體; 一更新計數器,其經組態以保持與在該揮發性記憶體內之一定期安排之更新前所執行之先前自動更新之一次數相關之資訊;一經組態以控制該揮發性記憶體之記憶體控制器;及一處理器,其經組態以管理該記憶體控制器、該揮發性記憶體及該更新計數器之間的交互作用,該處理器進一步經組態以:偵測該定期安排之更新;確定該更新計數器代表大於零之一次數;因應於確定該更新計數器代表大於零之該次數以確定該記憶體控制器係空閒的;及因應於確定該記憶體控制器係空閒的以執行一自動更新。
- 如請求項15之系統,其中該處理器進一步經組態成因應於該定期安排之更新不能被跳過的一確定以修改該定期安排之更新的執行。
- 如請求項16之系統,其中該處理器進一步經組態以除執行該定期安排之更新之外亦控制該自動更新之執行。
- 如請求項17之系統,其中欲執行之先前自動更新之該次數視至少一個條件而異。
- 如請求項18之系統,其中該至少一個條件係選自包含該更新計數器之大小的一組條件。
- 如請求項15之系統,其中該處理器進一步組態成因應於確定該記憶體控制器係現用的且該更新計數器代表大於 零之該次數以不保持該自動更新之執行。
- 如請求項20之系統,其中該更新計數器之一值係因應於確定該記憶體控制器係現用的而被遞減。
- 如請求項15之系統,其中該處理器進一步組態以確定該更新計數器是否在一最大值。
- 如請求項22之系統,其中該更新計數器之一值係因應於確定該更新計數器尚未達到該最大值而被遞增。
- 如請求項22之系統,其中該更新計數器之一值係因應於確定該更新計數器已達到該最大值而保持不變。
- 如請求項15之系統,其中該更新計數器係一位元計數器。
- 如請求項15之系統,其中該揮發性記憶體包括一動態隨機存取記憶體(DRAM)與一同步DRAM之一。
- 如請求項15之系統,其中該處理器進一步經組態成因應於該處理器確定該記憶體控制器係現用的且該更新計數器代表大於零之該次數以更新該更新計數器來反映已執行先前自動更新的一減小次數。
- 如請求項15之系統,其中該記憶體控制器經組態以控制該更新計數器,其中該記憶體控制器進一步經組態以指示該揮發性記憶體執行更新操作。
- 一種記憶體系統,其包括:一揮發性記憶體,其可操作以在開始資料存取前執行至少一先前自動更新;用於計數之構件,其經組態以保持與在該揮發性記憶 體內之一定期安排之更新前所執行之先前自動更新之一次數相關之資訊;用於偵測一定期安排之更新之構件;用於確定該用於計數之構件代表大於零之一次數之構件;用於因應於確定該用於計數之構件代表大於零之該次數以確定一記憶體控制器係空閒的之構件;及用於因應於確定該記憶體控制器係空閒的以執行一自動更新之構件。
- 一種用於在一揮發性記憶體內執行更新操作之方法,該方法包括:保持在一更新計數器中與在該揮發性記憶體內之一定期安排之更新前所執行之先前自動更新之一次數相關之資訊;偵測一定期安排之更新;確定該更新計數器代表大於零之一次數;因應於確定該更新計數器代表大於零之該次數以確定一記憶體控制器係空閒的;及因應於確定該記憶體控制器係空閒的以執行一自動更新。
- 如請求項30之方法,其中欲執行之先前自動更新之該次數視至少一個條件而異。
- 如請求項31之方法,其中該至少一個條件係選自包含該更新計數器之大小的一組條件。
- 如請求項30之方法,其進一步包括:因應於該定期安排之更新不能被跳過的一確定以執行該定期安排之更新。
- 如請求項30之方法,其進一步包括:避免該自動更新及該定期安排之更新的執行;及因應於確定該揮發性記憶體係現用的以更新該更新計數器來反映已執行先前自動更新的一減小次數。
- 如請求項30之方法,其進一步包括:確定該更新計數器是否在一最大值。
- 如請求項30之方法,其進一步包括:因應於確定該更新計數器不在該最大值以更新該更新計數器來反映已執行先前自動更新的一增加次數。
- 一種含有指令儲存於其上的電腦可讀儲存媒體,在開始資料存取前當由耦合至可操作以執行至少一自動更新的一揮發性記憶體的一記憶體系統所執行時,造成該記憶體系統執行若干動作,該等指令包含:偵測一定期安排之更新的程式碼;確定一更新計數器是否代表大於零之一次數的程式碼;因應於確定該更新計數器代表大於零之該次數以確定一記憶體控制器係空閒的之程式碼;及因應於確定該記憶體控制器係空閒的以執行一自動更新的程式碼。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/997,138 US7930471B2 (en) | 2004-11-24 | 2004-11-24 | Method and system for minimizing impact of refresh operations on volatile memory performance |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200632909A TW200632909A (en) | 2006-09-16 |
TWI402841B true TWI402841B (zh) | 2013-07-21 |
Family
ID=36123458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW094140719A TWI402841B (zh) | 2004-11-24 | 2005-11-18 | 用於最小化揮發性記憶體效能上更新操作之影響之方法及系統 |
Country Status (14)
Country | Link |
---|---|
US (2) | US7930471B2 (zh) |
EP (1) | EP1815479B1 (zh) |
JP (2) | JP5001165B2 (zh) |
KR (2) | KR101049312B1 (zh) |
CN (2) | CN101103415B (zh) |
AT (1) | ATE491209T1 (zh) |
BR (1) | BRPI0518259B1 (zh) |
DE (1) | DE602005025243D1 (zh) |
ES (1) | ES2355737T3 (zh) |
HK (2) | HK1110987A1 (zh) |
IL (1) | IL183416A (zh) |
PL (1) | PL1815479T3 (zh) |
TW (1) | TWI402841B (zh) |
WO (1) | WO2006058118A1 (zh) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7930471B2 (en) * | 2004-11-24 | 2011-04-19 | Qualcomm Incorporated | Method and system for minimizing impact of refresh operations on volatile memory performance |
US7590021B2 (en) * | 2007-07-26 | 2009-09-15 | Qualcomm Incorporated | System and method to reduce dynamic RAM power consumption via the use of valid data indicators |
US7965532B2 (en) * | 2007-08-28 | 2011-06-21 | Micron Technology, Inc. | Enhanced performance memory systems and methods |
US8347027B2 (en) * | 2009-11-05 | 2013-01-01 | Honeywell International Inc. | Reducing power consumption for dynamic memories using distributed refresh control |
US8392650B2 (en) * | 2010-04-01 | 2013-03-05 | Intel Corporation | Fast exit from self-refresh state of a memory device |
JP2013157047A (ja) * | 2012-01-27 | 2013-08-15 | Toshiba Corp | 磁気ディスク装置及び同装置におけるデータリフレッシュ方法 |
KR20130129786A (ko) | 2012-05-21 | 2013-11-29 | 에스케이하이닉스 주식회사 | 리프래쉬 방법과 이를 이용한 반도체 메모리 장치 |
JP5917307B2 (ja) | 2012-06-11 | 2016-05-11 | ルネサスエレクトロニクス株式会社 | メモリコントローラ、揮発性メモリの制御方法及びメモリ制御システム |
KR102023487B1 (ko) | 2012-09-17 | 2019-09-20 | 삼성전자주식회사 | 오토 리프레쉬 커맨드를 사용하지 않고 리프레쉬를 수행할 수 있는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 |
US20150294711A1 (en) * | 2012-10-22 | 2015-10-15 | Hewlett-Packard Development Company, L.P. | Performing refresh of a memory device in response to access of data |
KR102107470B1 (ko) * | 2013-02-07 | 2020-05-07 | 삼성전자주식회사 | 메모리 장치 및 메모리 장치의 리프레시 방법 |
US20160239442A1 (en) * | 2015-02-13 | 2016-08-18 | Qualcomm Incorporated | Scheduling volatile memory maintenance events in a multi-processor system |
KR102304928B1 (ko) * | 2015-05-13 | 2021-09-27 | 삼성전자 주식회사 | 리프레시 명령을 분산시키는 메모리 장치 및 상기 장치를 포함하는 메모리 시스템 |
KR102326018B1 (ko) | 2015-08-24 | 2021-11-12 | 삼성전자주식회사 | 메모리 시스템 |
KR102373544B1 (ko) | 2015-11-06 | 2022-03-11 | 삼성전자주식회사 | 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법 |
CN106601286A (zh) * | 2016-12-20 | 2017-04-26 | 湖南国科微电子股份有限公司 | DDRx SDRAM存储器刷新方法及存储器控制器 |
CN107527648A (zh) * | 2017-09-04 | 2017-12-29 | 珠海市杰理科技股份有限公司 | 存储器的刷新方法和系统 |
CN110556139B (zh) * | 2018-05-31 | 2021-06-18 | 联发科技股份有限公司 | 用以控制存储器的电路及相关的方法 |
US10777252B2 (en) | 2018-08-22 | 2020-09-15 | Apple Inc. | System and method for performing per-bank memory refresh |
CN110299164B (zh) * | 2019-06-28 | 2021-10-26 | 西安紫光国芯半导体有限公司 | 一种自适应dram刷新控制方法和dram刷新控制器 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0338528A2 (en) * | 1988-04-19 | 1989-10-25 | Kabushiki Kaisha Toshiba | Semiconductor memory |
US4965722A (en) * | 1984-06-11 | 1990-10-23 | Nec Corporation | Dynamic memory refresh circuit with a flexible refresh delay dynamic memory |
US4984209A (en) * | 1987-10-30 | 1991-01-08 | Zenith Data Systems Corporation | Burst refresh of dynamic random access memory for personal computers |
US5651131A (en) * | 1991-12-18 | 1997-07-22 | Sun Microsystems, Inc. | Refreshing a dynamic random access memory utilizing a mandatory or optional refresh |
US5873114A (en) * | 1995-08-18 | 1999-02-16 | Advanced Micro Devices, Inc. | Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles |
US5907857A (en) * | 1997-04-07 | 1999-05-25 | Opti, Inc. | Refresh-ahead and burst refresh preemption technique for managing DRAM in computer system |
US6272588B1 (en) * | 1997-05-30 | 2001-08-07 | Motorola Inc. | Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry |
US20020069319A1 (en) * | 2000-12-01 | 2002-06-06 | Ming-Hsien Lee | Method and apparatus of event-driven based refresh for high performance memory controller |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61160897A (ja) * | 1984-12-31 | 1986-07-21 | Fujitsu Ltd | ダイナミツク形ramのリフレツシユ方式 |
JPH01307997A (ja) | 1988-06-06 | 1989-12-12 | Toshiba Corp | メモリ装置 |
JPH0349094A (ja) * | 1989-07-18 | 1991-03-01 | Toshiba Corp | メモリ制御装置 |
JPH0434792A (ja) | 1990-05-30 | 1992-02-05 | Ricoh Co Ltd | Dram制御方式 |
JPH06236683A (ja) | 1993-02-09 | 1994-08-23 | Oki Electric Ind Co Ltd | メモリリフレッシュ制御回路 |
JPH10106259A (ja) | 1996-09-26 | 1998-04-24 | Nec Gumma Ltd | メモリ制御装置 |
JPH10199236A (ja) * | 1997-01-16 | 1998-07-31 | Matsushita Electric Ind Co Ltd | Dramコントローラ |
JP2005310245A (ja) * | 2004-04-20 | 2005-11-04 | Seiko Epson Corp | メモリコントローラ、半導体集積回路装置、マイクロコンピュータ及び電子機器 |
US7930471B2 (en) | 2004-11-24 | 2011-04-19 | Qualcomm Incorporated | Method and system for minimizing impact of refresh operations on volatile memory performance |
-
2004
- 2004-11-24 US US10/997,138 patent/US7930471B2/en active Active
-
2005
- 2005-11-18 TW TW094140719A patent/TWI402841B/zh active
- 2005-11-22 WO PCT/US2005/042535 patent/WO2006058118A1/en active Application Filing
- 2005-11-22 AT AT05824687T patent/ATE491209T1/de not_active IP Right Cessation
- 2005-11-22 DE DE602005025243T patent/DE602005025243D1/de active Active
- 2005-11-22 BR BRPI0518259-0A patent/BRPI0518259B1/pt active IP Right Grant
- 2005-11-22 JP JP2007543467A patent/JP5001165B2/ja active Active
- 2005-11-22 KR KR1020097011265A patent/KR101049312B1/ko active IP Right Grant
- 2005-11-22 CN CN2005800468913A patent/CN101103415B/zh active Active
- 2005-11-22 CN CN201210402904.8A patent/CN102969017B/zh active Active
- 2005-11-22 PL PL05824687T patent/PL1815479T3/pl unknown
- 2005-11-22 KR KR1020077014102A patent/KR20070086505A/ko not_active Application Discontinuation
- 2005-11-22 ES ES05824687T patent/ES2355737T3/es active Active
- 2005-11-22 EP EP05824687A patent/EP1815479B1/en active Active
-
2007
- 2007-05-24 IL IL183416A patent/IL183416A/en active IP Right Grant
-
2008
- 2008-05-22 HK HK08105671.7A patent/HK1110987A1/xx unknown
- 2008-05-22 HK HK13105835.3A patent/HK1179046A1/zh unknown
-
2010
- 2010-08-17 JP JP2010181991A patent/JP5627953B2/ja active Active
-
2011
- 2011-03-09 US US13/043,647 patent/US8171211B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4965722A (en) * | 1984-06-11 | 1990-10-23 | Nec Corporation | Dynamic memory refresh circuit with a flexible refresh delay dynamic memory |
US4984209A (en) * | 1987-10-30 | 1991-01-08 | Zenith Data Systems Corporation | Burst refresh of dynamic random access memory for personal computers |
EP0338528A2 (en) * | 1988-04-19 | 1989-10-25 | Kabushiki Kaisha Toshiba | Semiconductor memory |
US5651131A (en) * | 1991-12-18 | 1997-07-22 | Sun Microsystems, Inc. | Refreshing a dynamic random access memory utilizing a mandatory or optional refresh |
US5873114A (en) * | 1995-08-18 | 1999-02-16 | Advanced Micro Devices, Inc. | Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles |
US5907857A (en) * | 1997-04-07 | 1999-05-25 | Opti, Inc. | Refresh-ahead and burst refresh preemption technique for managing DRAM in computer system |
US6272588B1 (en) * | 1997-05-30 | 2001-08-07 | Motorola Inc. | Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry |
US20020069319A1 (en) * | 2000-12-01 | 2002-06-06 | Ming-Hsien Lee | Method and apparatus of event-driven based refresh for high performance memory controller |
Also Published As
Publication number | Publication date |
---|---|
DE602005025243D1 (de) | 2011-01-20 |
KR20090071672A (ko) | 2009-07-01 |
KR20070086505A (ko) | 2007-08-27 |
BRPI0518259A2 (pt) | 2008-11-11 |
TW200632909A (en) | 2006-09-16 |
IL183416A0 (en) | 2007-09-20 |
JP2008522339A (ja) | 2008-06-26 |
CN101103415B (zh) | 2012-12-12 |
US7930471B2 (en) | 2011-04-19 |
CN102969017A (zh) | 2013-03-13 |
US20060112217A1 (en) | 2006-05-25 |
BRPI0518259B1 (pt) | 2017-12-26 |
KR101049312B1 (ko) | 2011-07-13 |
CN101103415A (zh) | 2008-01-09 |
US20110161579A1 (en) | 2011-06-30 |
IL183416A (en) | 2012-10-31 |
HK1110987A1 (en) | 2008-07-25 |
PL1815479T3 (pl) | 2011-05-31 |
CN102969017B (zh) | 2016-01-06 |
HK1179046A1 (zh) | 2013-09-19 |
JP5001165B2 (ja) | 2012-08-15 |
US8171211B2 (en) | 2012-05-01 |
EP1815479B1 (en) | 2010-12-08 |
WO2006058118A1 (en) | 2006-06-01 |
EP1815479A1 (en) | 2007-08-08 |
JP5627953B2 (ja) | 2014-11-19 |
ES2355737T3 (es) | 2011-03-30 |
JP2011018435A (ja) | 2011-01-27 |
ATE491209T1 (de) | 2010-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI402841B (zh) | 用於最小化揮發性記憶體效能上更新操作之影響之方法及系統 | |
KR100870478B1 (ko) | 휘발성 메모리들에 대한 독립적 뱅크 리프레시를 제공하는방법 및 시스템 | |
US7236416B2 (en) | Method and system for controlling refresh in volatile memories | |
KR100871080B1 (ko) | 휘발성 메모리들을 위해 지시된 뱅크 리프레시를 제공하는방법 및 시스템 | |
EP1751769B1 (en) | Method and system for providing seamless self-refresh for directed bank refresh in volatile memories | |
US7603512B2 (en) | Dynamic memory refresh controller, memory system including the same and method of controlling refresh of dynamic memory |