JPH0434792A

JPH0434792A - Ｄｒａｍ制御方式

Info

Publication number: JPH0434792A
Application number: JP2142187A
Authority: JP
Inventors: Yutaka Shimizu; 豊清水
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1990-05-30
Filing date: 1990-05-30
Publication date: 1992-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、リフレッシュとの競合を減らし、制御系のシ
ステム効率の向上を図ることができる、高速アクセスモ
ードを用いたダイナミックＲＡＭの制御方式に関する。

〔従来の技術〕

ダイナミックＲＡＭ（ＤＲＡＭ）は、電荷蓄積用の容量
素子と電荷入出力制御用ＭＯＳ　Ｆ　ＥＴの２素子から
なり、記憶情報は容量素子に蓄積された電荷で表わされ
るが、ＭＯＳＦＥＴの漏れ電流や半導体基板表面での再
結合により蓄積電荷は時間の経過に伴って減衰する。こ
のために、一定時間毎に記憶情報を更新するリフレッシ
ュ動作が必要となる。

通常のＤＲＡＭでは、ＲＡ　Ｓ　（ｒｏｗ　　ａｄｄｒ
ｅｓｓｓｔｒｏｂｅ）およびＣＡ　Ｓ　（ｃｏｌｕｍｎ
　　ａｄｄｒｅｓｓ　　５ｔｒｏｂ）の外部クロック信
号を設け、先ずロウ・アドレスを印加した後、ＲＡＳを
入力すると、アドレス信号が内部に取り込まれて、ロウ
・アドレスとしてラッチされる０次に、カラム・アドレ
スを同一アドレスビンに印加してＣＡＳを入力すると、
同じようにしてカラム・アドレスがラッチされる。この
方法を用いることにより、ビン数を減らしてパッケージ
を小型にすることができる。

ロウ・アドレスの入力により特定の行を選択し、その行
の全メモリセルとビット線群とを接続した後、ビット線
群に連続してアクセスすることにより、同一行のメモリ
セルに連続して、高速にアクセスするモードが開発され
ている。この中のページモードでは、ＣＡＳおよびカラ
ム・アドレスを繰り返し入力し、次々と同一行内のメモ
リセルに連続してアクセスすることが可能である。すな
わち、最初を除いてロウ・アドレスとＲＡＳの入力を省
略できるので、高速アクセスが可能である。

また、スタティックカラムモードでは、さらにＣＡＳ入
力を省略し、カラム・アドレスが確定すると直ちに対応
するメモリセルへのアクセスが実行される。カラム・ア
ドレスだけの変更により、次々と異なるメモリセルにア
クセスすることができる。

このように、これらの高速アクセス方式では、同一ペー
ジ内のアクセスが連続すれば、２回目以降のアクセスの
際にロウ・アドレスの制御が不要となり、その分だけメ
モリサイクルを速くできる。

第５図は、従来のＤＲＡＭアクセス制御機構のブロック
図であり、第６図は、第５１３！ｌにおけるＤＲＡＭコ
ントローラの詳細ブロック図である。

第５図において、マイクロ・プロセッサ１０はプログラ
ムを実行することにより、ＤＲＡＭコントローラ１１に
ＤＲＡＭ１２へのアクセス指令を与える。

第６図に示すように、ＤＲＡＭコントローラ１１は、ホ
スト側インタフェースｉ　／　ｆとメモリ側インタフェ
ースｉ　／　ｆの間に、ロウ・アドレス比較部１とメモ
リ制御部２とリフレッシュ・タイマー３を設けている。

ロウ・アドレス比較部では、前サイクルのロウ・アドレ
スが保持されており、連続するサイクルのロウ・アドレ
スを比較し、その結果をメモリ制御部２に伝える。メモ
リ制御部２では、ページ内のアクセスであれば、ＲＡＳ
はアクティブのままで保持し、カラム・アドレスの制御
を行う、ページ外のアクセスであれば、ＲＡＳを一旦イ
ンアクティブにして、ＲＡＳプリチャージ時間を保った
後にメモリ・アクセスを開始する。一方、リフレッシュ
・タイマー３からリフレッシュ要求があれば、ページ内
外に関係なくリフレッシュを優先して行う。

なお、これらの事項は、例えば、「電子情報通信ハンド
ブック」第１分冊、昭和６３年３月３０日（株）オーム
社発行、ｐｐ、　８８７〜８９２に記載されている。

［発明が解決しようとする課題］前述のように、従来の高速アクセス方式では、同一ペー
ジ内のアクセスが連続すれば、２回目以降のアクセスで
はロウ・アドレスの制御が不要となるので、その分だけ
メモリ・サイクルを速くすることができた。

しかし、（ａ）同一ページ内のアクセスが連続するとき
でも、リフレッシュ・サイクルが途中に入ると、リフレ
ッシュ終了後に再びロウ・アドレスを指定し直さなけれ
ばならないため、そのサイクルは通常のアクセス・サイ
クルと同じ時間が必要になる。すなわち、リフレッシュ
・サイクルは高速アクセスの有効性を損ねる大きな要因
となっていた。

また、（ｂ）高速アクセス方式では、マイクロ・プロセ
ッサ１０から次のアクセスがページ内外のいずれかとい
う情報を予め出力しないため、次のサイクルでアドレス
が確定してからこれを判断していた。そのため、ページ
の変わり目では、アドレスが確定後にＲＡＳをインアク
ティブにし、ＲＡＳプリチャージ時間を保持した後でメ
モリ・アクセスを開始していたので、通常のアクセス・
サイクルよりも時間がかかるという問題があった。

シーケンシャルなアドレスのアクセス時におけるページ
切替えのロス・タイムを減らしたいという要求がある。

本発明の第１の目的は、従来の上記（ａ）の課題を解決
し、アクセスとリフレッシュの競合を減少させ、リフレ
ッシュ・サイクル挿入によるページ・アクセスの中断を
減らして、制御系のシステム効率を向上させることが可
能なりＲＡＭ制御方式を提供することにある。

また、本発明の第２の目的は、従来の上記（ｂ）の課題
を解決し、シーケンシャルなアドレスのアクセス時で、
ページ切替えのロス・タイムをなくし、制御系のシステ
ム効率を向上させることが可能なりＲＡＭ制御方式を提
供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のＤＲＡＭ制御方式は
、（イ）ＤＲＡＭコントローラに、リフレッシュ要求と
リフレッシュ実行の回数をカウントするリフレッシュ管
理手段を設け、リフレッシュ管理手段が、定期的に発生
するリフレッシュ要求より前にＤＲＡＭにアクセスがな
いことを判断したときには、まとめて複数回分リフレッ
シュを行い、リフレッシュを先に行った分だけリフレッ
シュ要求が発生しても、リフレッシュを行うことなく、
高速アクセス制御を優先して実行することに特徴がある
。また、（ロ）ＤＲＡＭコントローラに、カラム・アド
レスを監視してページ・エンドを検出し、これを予告す
るページ・エンド予告手段を設け、ページ・エンド予告
手段は、次にアクセスするカラム・アドレスが最大値で
あることを検出したとき、次のサイクルはページ外への
アクセスであることを予告することにより、次のサイク
ルのロウ・アドレスの比較を待つことなく、ページ内ア
クセスを終了させることに特徴がある。

〔作　　用〕

本発明においては、（イ）高速アクセス機能を有するＤ
ＲＡＭコントローラに、リフレッシュ管理機能を付加し
、定期的に発生するリフレッシュ要求より前に、ＤＲＡ
Ｍにアクセスがなければ、この空き時間にまとめてリフ
レッシュを行い、リフレッシュを先に行った分だけ、リ
フレッシュ要求が発生してもそのリフレッシュを行わず
に、アクセスを優先して行う。これにより、リフレッシ
ュによるページ・アクセスの中断を少なくすることがで
きる。また、（ロ）高速アクセス機能を有するＤＲＡＭ
コントローラに、ページ・エンド予告機能を付加し、カ
ラム・アドレスを監視することにより、カラム・アドレ
スが最大値であることを検出すると、次のサイクルはペ
ージ外へのアクセスと予告し、次のサイクルのロウ・ア
ドレスと比較を待たずにページ・アクセスを終了する。

これにより、ページ・チェンジのタイミングを早めるこ
とができる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の第１の実施例を示すＤＲＡＭコント
ローラの構成図である。

第１図に示すように、本実施例では、従来の第４図と比
べて、メモリ制御部２とリフレッシュ・タイマー３の間
にリフレッシュ管理部４を設けた点が異なる。リフレッ
シュ管理部４には、リフレッシュ・タイマー３からのリ
フレッシュ要求でカウント・アップし、メモリ制御部２
がリフレッシュを行うとカウント・ダウンするようなア
ップ・ダウン・カウンターが内蔵される。

リフレッシュ・タイマー３からリフレッシュ要求だけで
リフレッシュを行っていれば、アップ・ダウン・カウン
タのカウント値は、＋１と−１の繰り返しとなる。しか
し、本実施例では、リフレッシュ・タイマー３からのリ
フレッシュ要求がなくても、ＤＲＡＭにアクセスがない
場合には、リフレッシュを行うので、この場合にはアッ
プ・ダラン・カウンタのカウント値は減少する。

さらに、本実施例では、リフレッシュ・タイマー３から
のリフレッシュ要求があっても、カウント値が最大値で
ない場合には、連続アクセス続行中の際には、リフレッ
シュを行わないことがある。

この場合には、アップ・ダウン・カウンタのカウント値
は増加する。

初期状態のカウント値を最大にしておけば、リフレッシ
ュを先に行った分だけ、リフレッシュ・タイマー３から
のリフレッシュ要求があっても、アクセスを優先させる
ことができる。さらに、カウント値が最小の場合には、
ＤＲＡＭにアクセスがなくても、リフレッシュを行わな
ければ、余計なリフレッシュをする必要はない。

第３図は、第１の実施例におけるアップ・ダウン・カウ
ンタのシーケンス・チャートである。

第３図の縦軸で、リフレッシュ・タイマー３からのリフ
レッシュ要求があると、アップ・ダウン・カウンタは＋
１だけアップし、ＤＲＡＭコントローラ２がリフレッシ
ュを行うと、アップ・ダウン・カウンタは−１だけダウ
ンする。ｍは最大カウント値、０は最小カウント値であ
る。縦軸は経過時間であって、Ｔはリフレッシュ・サイ
クルである。

■はリフレッシュ要求毎にリフレッシュを行った場合の
カウンタの動作、■は本実施例に基づき、アクセスのな
い場合、または最初にまとめてリフレッシュを行ってお
く場合のカウンタの動作を示している。また、斜線の部
分は、同一ページ内の連続アクセスがある期間を示して
いる。

先ず、■の場合には、リフレッシュ・サイクルが経過す
る前にリフレッシュ要求があるので、ＤＲＡＭコントロ
ーラがリフレッシュを行い、次に１時間経過したとき、
リフレッシュ要求があるので、その度毎にリフレッシュ
を行う。この場合には、カウンタの値は繰返し発生する
パルス波形となる。従って、この場合には、斜線の期間
に同一ページ内のアクセスがあっても、途中でリフレッ
シュが挿入されるので、○の箇所では再度、ロウ・アド
レスを指定し直す必要があり、高速アクセスにはならず
、通常のアクセス・サイクルと同じ時間がかかってしま
う。

これに対して、本実施例のように、まとめてリフレッシ
ュを行う場合（■の場合）には、最初にリフレッシュ要
求のあった時点で、リフレッシュを３回続けて行ってし
まう。最大値のｍに達するまでの回数は、連続して行う
ことができる。次には、３Ｔ後にリフレッシュ要求があ
った時点で１回リフレッシュを行う。第３図では、リフ
レッシュ・サイクルの３倍の期間だけはリフレッシュを
行わなくてもよいため、その間、斜線の部分で同一ペー
ジ内の連続アクセスがあっても、リフレッシュに中断さ
れる心配がない。

第２図は、本発明の第２の実施例を示すＤＲＡＭコント
ローラの構成図である。

第２図においては、従来の第４図に比較して、ページ・
エンド予告部５が新たに設けられている。

ページ・エンド予告部５は、メモリ・アクセス時のカラ
ム・アドレスをカラム・アドレスの最大値と比較し、そ
の結果をメモリ制御部２に伝達する。

メモリ制御部２は、カラム・アドレスが最大値でなけれ
ば、通常通り次のサイクルのロウ・アドレスの比較で、
ページ・アクセスが続くか否がを判断するが、カラム・
アドレスが最大値であれば、そのメモリ・サイクルでペ
ージ・アクセスが終了すると予想する。すなわち、この
場合、ＤＲＡＭコントローラ２では、次のサイクルのロ
ウ・アドレスの比較を待たずに、そのサイクルが終了す
るまでにＲＡＳをインアクティブにしてＲＡＳプリチャ
ージを行う。このようにして、ＲＡＳプリチャージを早
めることにより、シーケンスシャルなアドレスのアクセ
ス時のページ切替のロス・タイムを減らすことができる
。

第４図は、本発明の第２の実施例の動作フローチャート
である。

ページ・エンド予告部５において、メモリ・アクセス時
のカラム・アドレスが最大値であるが否かを判断し、そ
の結果がメモリ制御部２に伝達される（ステップ１０１
）。ページ・エンドの予告がなければ、ロウ・アドレス
比較部１で、通常通りに次のサイクルのロウ・アドレス
を比較しくステツブ１０２）、ページ・アクセスが続く
か否かを判断する（ステップ１０３）。そして、その結
果をメモリ制御部２に伝達する。メモリ制御部２では、
ページ外のアクセスであれば、ＲＡＳを一旦インアクテ
ィブにして（ステップ１０５）、ＲＡＳプリチャージ時
間を保った後（ステップ１０６）、メモリ・アクセスを
開始する（ステップ１０７）。そして、上位装置である
マイクロ・プロセッサ１０から次のアクセス指令が来て
いるときには（ステップ１０Ｂ）、再びステップ１０１
に戻って同じ動作を繰り返し行う。アクセス指令がなけ
れば、処理を終了する。

本実施例では、ページ・エンドが確認されてから、ＲＡ
Ｓをインアクティブにして、ＲＡＳプリチャージを行う
のでは、その時間遅くなるので、ページ・エンド予告部
５により予め比較してページ・エンドであるか否かを判
断しておく。もし、ページ・エンドであれば、次のサイ
クルのロウ・アドレスの比較を待たずに、そのサイクル
が終了するまでにＲＡＳをインアクティブにしくステッ
プ１０５）、ＲＡＳプリチャージを行う（ステップ１０
６）。ＲＡＳプリチャージの後、直ちにメモリ・アクセ
スを開始する（ステップ１０７）。ＲＡＳプリチャージ
が早まることにより、その分だけページ切替のロス・タ
イムが減少する。

［発明の効果］以上説明したように、本発明によれば、高速アクセスの
有効性を損ねる要因であるリフレッシュを管理するので
、アクセスとリフレッシュの競合を減少させ、リフレッ
シュ・サイクル挿入によるページ・アクセスの中断を減
らすことができ、制御系の効率を向上させることが可能
である。また、カラム・アドレスを監視することにより
、シーケンシャルなアドレスのアクセス時で、ページ切
替えの際のロス・タイムをなくすことができ、これによ
っても制御系の効率を向上させることが可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すＤＲＡＭコントロ
ーラの構成図、第２図は本発明の第２の実施例を示すＤ
ＲＡＭコントローラの構成図、第３図は第１図における
リフレッシュ管理部のアップ・ダウン・カウンタの動作
シーケンスチャート、第４図は第２図におけるＤＲＡＭ
コントローラの動作フローチャート、第５図は従来のメ
モリシステムのブロック図、第６図は従来のＤＲＡＭコ
ントローラの構成図である。１：ロウ・アドレス比較部、２：メモリ制御部、３：リ
フレッシュ・タイマー、４：リフレッシュ管理部、５：
ページ・エンド予告部、１０；マイクロ・プロセッサ、
１１：ＤＲＡＭコントローラ、１２：ＤＲＡＭ、１３：
バス。第図第図第図

Claims

【特許請求の範囲】

（１）マイクロ・プロセッサが読み書きするＤＲＡＭと
、該ＤＲＡＭに対してページ・モードないしスタティッ
ク・カラム・モードで高速アクセス制御を行うＤＲＡＭ
コントローラとを有するＤＲＡＭ制御方式において、上
記ＤＲＡＭコントローラに、リフレッシュ要求とリフレ
ッシュ実行の回数をカウントするリフレッシュ管理手段
を設け、該リフレッシュ管理手段が、定期的に発生する
リフレッシュ要求より前にＤＲＡＭにアクセスがないこ
とを判断したときには、まとめて複数回分リフレッシュ
を行い、リフレッシュを先に行った分だけリフレッシュ
要求が発生しても、リフレッシュを行うことなく、上記
高速アクセス制御を優先して実行することを特徴とする
ＤＲＡＭ制御方式。
（２）マイクロ・プロセッサが読み書きするＤＲＡＭと
、該ＤＲＡＭに対してページ・モードないしスタティッ
ク・カラム・モードで高速アクセス制御を行うＤＲＡＭ
コントローラとを有するＤＲＡＭ制御方式において、上
記ＤＲＡＭコントローラに、カラム・アドレスを監視し
てページ・エンドを検出し、これを予告するページ・エ
ンド予告手段を設け、該ページ・エンド予告手段は、次
にアクセスするカラム・アドレスが最大値であることを
検出したとき、次のサイクルはページ外へのアクセスで
あることを予告することにより、次のサイクルのロウ・
アドレスの比較を待つことなく、ページ内アクセスを終
了させることを特徴とするＤＲＡＭ制御方式。