TWI399846B - 漏電流防止裝置 - Google Patents

Description

漏電流防止裝置

本發明為一種漏電流防止裝置，尤指一種記憶體單元的漏電流防止裝置。

一般動態隨機存取記憶體(Dynamic random access memory,DRAM)都有漏電流的現象，以致於需要固定一間隔時間補充電荷於電容之中，才能讓電容保持在預定的邏輯狀態(0或1)。

為了改善電容的漏電流問題，以致於補充電荷的次數能減少，目前有些改善方案被提出，例如：增加閘極通道長度(gate channel length)、增加電容儲存電荷的表面積、提高介電層的介電常數等。

然而，本發明人有感上述漏電流的改善方案仍不足夠，因此提出一種設計合理且有效改的本發明。

本發明之主要目的在於提供一種漏電流防止裝置，其能有效地改善電容的漏電流問題，以減少補充電荷的次數。

為達上述目的，本發明提供一種漏電流防止裝置，其設置於一記憶體單元的一電晶體與一電容之間，該漏電流防止裝置為一橫向矽控整流器，該橫向矽控整流器的兩端分別連接至該電晶體的一受控端以及該電容的一電極。

為達上述目的，本發明另提出一種漏電流防止裝置，其設置於一記憶體單元的一電晶體與一電容之間，該漏電流防止裝置為一雙向觸發二極體，該雙向觸發二極體的兩端分別連接至該電晶體的一受控端以及該電容的一電極。

為達上述目的，本發明又提出一種漏電流防止裝置，其設置於一記憶體單元的一電晶體與一電容之間，該漏電流防止裝置為一矽控整流器，該矽控整流器的兩端分別連接至該電晶體的一受控端以及該電容的一電極。

藉此，本發明具有以下有益效果：該漏電流防止裝置至少具有兩個pn接面(p-n junction)，可使得電晶體在關閉的時候，儲存於電容中的電荷難以流過該漏電流防止裝置。如此，電容的漏電流問題可大幅改善，減少了補充電荷的次數。

為使能更進一步了解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明及圖式，然而所附圖式僅供參考與說明用，並非用來對本發明加以限制者。

請參閱第一圖、第五圖及第八圖所示，為本發明的漏電流防止裝置10的至少三種較佳實施例。每一個漏電流防止裝置10至少具有兩個pn接面，使得漏電流防止裝置10具有特殊的電壓電流特性。該漏電流防止裝置10設置於一個記憶體單元(memory cell)中。該記憶體單元為一種動態隨機存取記憶體，漏電流防止裝置10是設置於記憶體單元的一個電晶體20及一個電容30之間。

電晶體20可為一種N型金屬氧化半導體電晶體(NMOS transistor)。電晶體20具有一個控制端(master terminal)21及兩個受控端(slave terminal)22。控制端21為閘極(gate)，而受控端22為源極(source)及汲極(drain)。閘極與一字元線(word line)WL連接，源極與一位元線(bit line)BL連接。電容30可為一種堆疊式電容(stacked capacitor)，也可為一種溝槽式電容(trench capacitor)。

上述的電晶體20及電容30的細部特徵非本發明之重點，且廣泛被本領域的通常知識者所理解，所以不詳加說明之。並且，本發明的漏電流防止裝置10並不侷限只能應用於某種特定的電晶體20及電容30上。

請參閱第一圖所示，為本發明的漏電流防止裝置10的第一較佳實施例。該漏電流防止裝置10為一種橫向矽控整流器(lateral silicon controlled rectifier,or Lateral SCR)，其兩端分別連接至該電晶體20的其中一個受控端(汲極)22以及該電容30的其中一個電極31。如果電容30為堆疊式電容，則漏電流防止裝置10的其中一端是連接到電容30的下電極。

請參閱第二圖所示，以下將說明該漏電流防止裝置10的使用方式。主要是說明記憶體單元加入了漏電流防止裝置10後，電容30如何被儲存及讀取資料；以及說明漏電流防止裝置10如何減少電容30的漏電流。

首先說明第二圖的內容，第二圖為橫向矽控整流器的電流電壓特性圖。當橫向矽控整流器兩端的電壓為負時，電荷可大量地通過橫向矽控整流器，由橫向矽控整流器的負端移動到正端；當兩端的電壓為正時，且大於一門檻電壓(threshold voltage,or Vt)，電荷也可大量地通過橫向矽控整流器，由橫向矽控整流器的正端移動到負端。

當電容30欲被儲存資料時(例如儲存邏輯狀態『1』)，位元線BL需為正電壓，字元線WL也需為正電壓。如此，電晶體20的源極及閘極都為正電壓，電晶體20被開啟，電荷由源極流入汲極。並且由於橫向矽控整流器兩端的電壓為負，電荷可通過橫向矽控整流器而流入電容30中。

之後字元線WL的電壓變為零，電晶體20關閉。儲存於電容30的電荷處於不平衡狀態，會想要流出電容30，也就是所謂的漏電流現象。但是因為橫向矽控整流器兩端的電壓無法超過門檻電壓，電容30的電荷難以通過橫向矽控整流器(由橫向矽控整流器的正端移動到負端)。如此，電容30的電荷難以從電晶體20處漏出，達到減少電容30漏電流的功效，邏輯狀態『1』可保持較久的時間。

當電容30欲被讀取資料時，位元線BL需為負電壓，且負電壓的絕對值大於門檻電壓的絕對值；字元線WL需為正電壓。如此，電晶體20的源極為負電壓，電晶體20的閘極為正電壓，電晶體20被開啟。由於橫向矽控整流器兩端的電壓為大於門檻電壓的正電壓，所以電容30的電荷可通過橫向矽控整流器而流至源極，藉此讀取電容30的狀態。

以上為本實施例的漏電流防止裝置10的效果及其如何應用於記憶體單元中，接著說明漏電流防止裝置10的結構及一種較佳的製造方式。

請參閱第三圖所示，漏電流防止裝置10至少由以下結構依序堆疊而成：一個第一導電層11、一個第一結構12、一個第二結構13及一個第二導電層14。

第一導電層11連接於電晶體20的受控端22上，也就是汲極上。第一結構12具有一個第一P型區(P-typed region)121及一個第一N型區(N-typed region)122，第一P型區121的下側及第一N型區122的下側都接觸於第一導電層11，且第一P型區121的厚度大於第一N型區122。

第二結構13具有一個第二P型區131及一個第二N型區132。第二N型區132的下側接觸於第一P型區121的上側，但是第二P型區131的下側與第一P型區121的上側相距一間隔，兩者沒有接觸到。第二導電層14的下側接觸於第二P型區131的上側及第二N型區132的上側，其上側則連接於電容30的電極31。

製造上述的漏電流防止裝置10時，可在記憶體單元的電晶體20製造完後進行。製造流程如下：請參閱第四A圖，電晶體20的控制端21被一個絕緣材料40包覆，受控端22上方有一開口。第一導電層11的材料可為鈦等導電金屬，其藉由沈積方式堆疊在受控端22上，然後再退火而形成矽化鈦(Ti silicide)。

請參閱第四B圖，接著沈積一層多晶矽(poly silicon)，然後再將多晶矽的中央處藉由蝕刻製程移除之。如此，電晶體20的受控端22沒有完全被多晶矽遮蔽。之後將N型雜質植入(implant)至多晶矽中，使得該多晶矽變成N型多晶矽(N-typed poly silicon)，藉此形成第一N型區122。

請參閱第四C圖，下一步將P型多晶矽沈積於受控端22及第一N型區122上，直到P型多晶矽的厚度超過絕緣材料40。然後使用化學機械研磨(chemical mechanical polish,or CMP)將P型多晶矽磨平。如此，第一P型區121即形成之。

請參閱第四D圖，之後將另一絕緣材料50沈積於第一P型區121及絕緣材料40上，並在絕緣材料50蝕刻出一開口，讓第一P型區121露出。

參閱第四E圖，接著將N型多晶矽沈積於第一P型區121上，並將N型多晶矽的上側些微蝕刻，藉此，形成第二N型區132。

參閱第四F圖，再來將P型雜質傾斜地植入(implant)至第二N型區132，使得第二N型區132的部分區域具有較多的P型雜質，改變該區域的特性，藉此形成第二P型區131。參閱第四G圖，最後再將導電金屬(例如鈦)沈積於第二P型區131及第二N型區132上，藉此形成第二導電層14。

當整個漏電流防止裝置10製造完後，電容30可接著被製造，並且電容30的電極31連接至第二導電層14的上側。

以上的漏電流防止裝置10製造方式可因應電晶體20及電容30的設計而變化，並不侷限於此。另外在製造漏電流防止裝置10時，也可一併製造記憶體單元的其他元件。

請參閱第五圖所示，為本發明的漏電流防止裝置10的第二較佳實施例。該漏電流防止裝置10為一種雙向觸發二極體(Diode for Alternating Current,or DIAC)，其兩端分別連接至該電晶體20的其中一個受控端(汲極)22以及該電容30的一電極31。如果電容30為堆疊式電容，則漏電流防止裝置10的其中一端是連接到電容30的下電極。

請參閱第六圖所示，以下說明第二實施例的漏電流防止裝置10的使用方式。首先說明第六圖的內容，第六圖為雙向觸發二極體的電流電壓特性圖。當雙向觸發二極體兩端的電壓為負，且大於一負門檻電壓(threshold voltage,Vt)時，電荷可大量地通過雙向觸發二極體，由雙向觸發二極體的負端移動至正端；當兩端的電壓為正時，且大於一正門檻電壓，電荷可大量地通過雙向觸發二極體，由雙向觸發二極體的正端移動至負端。

如果當電容30欲被儲存資料時(例如儲存邏輯狀態『1』)，位元線BL需為正電壓，且正電壓的絕對值大於負門檻電壓的絕對值；字元線WL也需為正電壓。如此，電晶體20的源極及閘極都為正電壓，電晶體20被開啟，電荷由源極流入汲極。由於雙向觸發二極體兩端的電壓小於負門檻電壓，因此電荷可通過雙向觸發二極體(由雙向觸發二極體的負端移動至正端)而流入電容30中。

之後字元線WL的電壓變為零，電晶體20被關閉。因為雙向觸發二極體兩端的電壓遠小於正門檻電壓，所以儲存於電容30的電荷難以由雙向觸發二極體的正端移動至負端，難以流入電晶體20的汲極。也就是說，電荷難以從電晶體20處漏出，電容30漏電流的問題大幅改善，邏輯狀態『1』因此可保持較久的時間。

如果電容30欲被讀取資料時，位元線BL需為負電壓，且負電壓的絕對值大於正門檻電壓的絕對值；字元線WL為正電壓。如此，電晶體20的源極為負電壓，電晶體20的閘極為正電壓，電晶體20被開啟。觸發二極體兩端的電壓為正，且大於正門檻電壓，所以電容30的電荷可通過觸發二極體而流至源極，藉此讀取電容30的狀態。

以上為本實施例的漏電流防止裝置10的功效及其如何應用於記憶體單元中，接著說明漏電流防止裝置10的結構。

請參閱第七圖所示，漏電流防止裝置10至少由以下結構依序堆疊而成：一個第一導電層11、一個第一結構12、一個第二結構13及一個第二導電層14。

第一導電層11連接於電晶體20的受控端22上。第一結構12具有一個第一P型區121a、一個第一N型區122a以及一個第二P型區123a。第一P型區121a的下側及第一N型區122a的下側都接觸於第一導電層11的上側，第一N型區122a的厚度大於第一P型區121a。第二P型區123a與第一P型區121a相距一間隔，兩者沒有接觸到。

第二結構13具有一個第三P型區131a及一個第二N型區132a。第二N型區132a的下側接觸於第二P型區123a的上側。第三P型區131a與第二P型區123a相距一間隔，兩者沒有接觸到。第二導電層14的下側接觸於第三P型區131a的上側及第二N型區132a的上側，第二導電層14的上側則是連接於電容30的電極31。

第二實施例的漏電流防止裝置10製造方法類似於第一實施例的製造方式，可在記憶體單元的電晶體20製造完後進行。

方法一開始是：先沈積一層導電金屬(例如鈦)在受控區22上，以形成第一導電層11。接著沈積一層多晶矽，然後蝕刻掉中央處的多晶矽，再將P型雜質摻雜至多晶矽中，藉此形成第一P型區121a。然後沈積一層N型多晶矽，並使用化學機械研磨(CMP)將N型多晶矽磨平，藉此形成第一N型區122a。

下一步將P型雜質摻雜至第一N型區122a的上側，使得第一N型區122a的上側存在有較多的P型雜質，改變第一N型區122a上側的電性特性，藉此形成第二P型區123a。接著沈積一層N型多晶矽，然後將N型多晶矽的上側些微蝕刻掉，藉此形成第二N型區132a。

下一步將P型雜質傾斜地植入(implant)至第二N型區132a，使得第二N型區132a的部分區域具有較多的P型雜質，藉此形成第三P型區131a。最後沈積一層導電金屬(例如鈦)在第三P型區131a及第二N型區132a上，藉此形成第二導電層14。

同樣地，第二實施例的漏電流防止裝置10的製造方式因應電晶體20及電容30的設計而變化，並不侷限於此。

請參閱第八圖所示，為本發明的漏電流防止裝置10的第三較佳實施例。該漏電流防止裝置10為一種矽控整流器(Silicon Controlled Rectifier,or SCR)，其兩端分別連接至該電晶體20的其中一個受控端(汲極)22以及該電容30的一電極31。如果電容30為堆疊式電容，則漏電流防止裝置10的其中一端是連接到電容30的下電極。

請參閱第九圖所示，以下說明第三實施例的漏電流防止裝置10的使用方式。首先說明第九圖的內容，第九圖為矽控整流器的電流電壓特性圖。當矽控整流器兩端的電壓為負時，電荷可少量地通過矽控整流器；當兩端的電壓為正時，且大於一門檻電壓，電荷可大量地通過矽控整流器。

如果電容30欲被儲存資料時(例如儲存邏輯狀態『1』)，位元線BL需為正電壓，字元線WL也需為正電壓。如此電晶體20的源極及閘極都為正電壓，電晶體20被開啟，電荷由源極流入汲極。且因為矽控整流器兩端的負電壓小於零，電荷可少量地通過矽控整流器而流入電容30中。

之後字元線WL的電壓變為零，電晶體20關閉。因為矽控整流器兩端的電壓遠小於門檻電壓，所以儲存於電容30的電荷難以通過矽控整流器而流入電晶體20的汲極，電荷難以從電晶體20處漏出。因此電容30漏電流的問題大幅改善，使得邏輯狀態『1』可保持較久的時間。

如果電容30欲被讀取資料時，位元線BL需為負電壓，且負電壓的絕對值大於門檻電壓的絕對值；字元線WL為正電壓。如此，電晶體20的源極為負電壓，電晶體20的閘極為正電壓，電晶體20被開啟。由於矽控整流器兩端的電壓為正，且大於門檻電壓，所以電容30的電荷可通過矽控整流器而流至源極，藉此讀取電容30的狀態。

接著說明第三實施例的漏電流防止裝置10的結構。請參閱第十圖所示，漏電流防止裝置10至少由以下結構依序堆疊而成：一個第一導電層11、一個第一結構12、一個第二結構13及一個第二導電層14。

第一導電層11連接於電晶體20的受控端22上。第一結構12具有一個第一P型區121b及一個第一N型區122b。第一N型區122b的下側接觸於第一導電層11的上側，第一P型區121b的下側接觸於第一N型區122b的上側。第一P型區121b與第一導電層11相距一間隔，兩者沒有接觸到。

第二結構13具有一個第二P型區131b及一個第二N型區132b。第二N型區132b的下側接觸於第一P型區121b的上側，第二P型區131b的下側接觸於第二N型區132b的上側。第二P型區131b與第一P型區121b相距一間隔，兩者沒有接觸到。第二導電層14的下側接觸於第二P型區131b的上側，第二導電層14的上側則是連接於電容30的電極31。

第三實施例的漏電流防止裝置10製造方法類似於第一實施例的製造方式，且較為簡單。第三實施例的漏電流防止裝置10製造方法同樣可在記憶體單元的電晶體20製造完後進行。

首先沈積一層導電金屬(例如鈦)在受控區22上，藉此形成第一導電層11。接著沈積一層N型多晶矽，藉此形成第一N型區122b。再來將P型雜質摻雜至第一N型區122b的上側，使得第一N型區122b的上側具有較多的P型雜質，藉此形成第一P型區121b。接著沈積一層N型多晶矽於第一P型區121b上，藉此形成第二N型區132b。之後將P型雜質摻雜至第二N型區132b的上側，使得第二N型區132b的上側具有較多的P型雜質，藉此形成第二P型區131b。最後沈積一層導電金屬(例如鈦)在第二P型區131b上，藉此形成第二導電層14。

同樣地，第三實施例的漏電流防止裝置10的製造方式可因應電晶體20及電容30的設計而變化，並不侷限於此。

綜合上述的說明，本發明的漏電流防止裝置具有的特點列舉如下：

1、漏電流防止裝置具有至少三種實施態樣，每一種都可以有效改善電容的漏電流問題，減少電容補充電荷(refresh)的次數。

2、漏電流防止裝置的結構及製造方式簡單，可輕易導入現有的記憶體單元的製造過程。

惟以上所述僅為本發明之較佳實施例，非意欲侷限本發明之專利保護範圍，故舉凡運用本發明說明書及圖式內容所為之等效變化，均同理皆包含於本發明之權利保護範圍內，合予陳明。

10．．．漏電流防止裝置

11．．．第一導電層

12．．．第一結構

121、121a、121b．．．第一P型區

122、122a、122b．．．第一N型區

123a．．．第二P型區

13．．．第二結構

131、131b．．．第二P型區

132、132a、132b．．．第二N型區

131a．．．第三P型區

14．．．第二導電層

20．．．電晶體

21．．．控制端

22．．．受控端

30．．．電容

31．．．電極

40、50．．．絕緣材料

WL．．．字元線

BL．．．位元線

第一圖為本發明的漏電流防止裝置的第一較佳實施例的電路示意圖。

第二圖為本發明的漏電流防止裝置的第一較佳實施例的電壓電流特性圖。

第三圖為本發明的漏電流防止裝置的第一較佳實施例的結構示意圖。

第四A圖至第四G圖為本發明的漏電流防止裝置的第一較佳實施例的製造流程示意圖。

第五圖為本發明的漏電流防止裝置的第二較佳實施例的電路示意圖。

第六圖為本發明的漏電流防止裝置的第二較佳實施例的電壓電流特性圖。

第七圖為本發明的漏電流防止裝置的第二較佳實施例的結構示意圖。

第八圖為本發明的漏電流防止裝置的第三較佳實施例的電路示意圖。

第九圖為本發明的漏電流防止裝置的第三較佳實施例的電壓電流特性圖。

第十圖為本發明的漏電流防止裝置的第三較佳實施例的結構示意圖。

10．．．漏電流防止裝置

20．．．電晶體

21．．．控制端

22．．．受控端

30．．．電容

31．．．電極

WL．．．字元線

BL．．．位元線

Claims (15)

1. 一種漏電流防止裝置，其設置於一記憶體單元的一電晶體與一電容之間，該漏電流防止裝置為一橫向矽控整流器，該橫向矽控整流器的兩端分別連接至該電晶體的一受控端以及該電容的一電極，該漏電流防止裝置包括：一第一結構，具有一第一P型區及一第一N型區，該第一P型區及該第一N型區連接於該電晶體的受控端；一第一導電層，其連接於該電晶體的受控端，該第一結構堆疊於該第一導電層上，該第一P型區及該第一N型區接觸於該第一導電層；一第二結構，其堆疊於該第一結構上，該第二結構具有一第二P型區及一第二N型區，該第二N型區接觸於該第一P型區，該第二P型區與該第一P型區相距一間隔，該第二P型區及與該第二N型區連接於該電容的電極；以及一第二導電層，其堆疊於該第二結構上，且接觸於該第二P型區及該第二N型區，該第二導電層連接於該電容的電極。
2. 如申請專利範圍第1項所述的漏電流防止裝置，其中該電容為一堆疊式電容。
3. 如申請專利範圍第1項所述的漏電流防止裝置，其中該第一導電層與該第二導電層的材料分別為鈦。
4. 如申請專利範圍第1項所述的漏電流防止裝置， 其中該電晶體的受控端為一源極或一汲極。
5. 、如申請專利範圍第1項所述的漏電流防止裝置，其中該第一結構及該第二結構的材料分別為多晶矽。
6. 一種漏電流防止裝置，其設置於一記憶體單元的一電晶體與一電容之間，該漏電流防止裝置為一雙向觸發二極體，該雙向觸發二極體的兩端分別連接至該電晶體的一受控端以及該電容的一電極，該漏電流防止裝置包括：一第一結構，其具有一第一P型區、一第一N型區及一第二P型區，該第一P型區及該第一N型區連接於該電晶體的受控端，該第二P型區接觸於該第一N型區，該第二P型區與該第一P型區相距一間隔；一第一導電層，其連接於該電晶體的受控端，該第一結構堆疊於該第一導電層上，該第一P型區及該第一N型區接觸於該第一導電層；一第二結構，其堆疊於該第一結構上，該第二結構具有一第三P型區及一第二N型區，該第二N型區接觸該第二P型區，該第三P型區與該第二P型區相距一間隔，該第三P型區及該第二N型區連接於該電容的電極；以及一第二導電層，其堆疊於該第二結構上，且接觸於該第三P型區及該第二N型區，該第二導電層連接於該電容的電極。
7. 如申請專利範圍第6項所述的漏電流防止裝置，其中該電容為一堆疊式電容。
8. 如申請專利範圍第6項所述的漏電流防止裝置，其中該第一導電層與該第二導電層的材料分別為鈦。
9. 如申請專利範圍第6項所述的漏電流防止裝置，其中該電晶體的受控端為一源極或一汲極。
10. 如申請專利範圍第6項所述的漏電流防止裝置，其中該第一結構及該第二結構的材料分別為多晶矽。
11. 一種漏電流防止裝置，其設置於一記憶體單元的一電晶體與一電容之間，該漏電流防止裝置為一矽控整流器，該矽控整流器的兩端分別連接至該電晶體的一受控端以及該電容的一電極，該漏電流防止裝置包括：一第一結構，其具有一第一P型區及一第一N型區，該第一N型區連接於該電晶體的受控端，該第一P型區接觸於該第一N型區；一第一導電層，其連接於該電晶體的受控端，該第一結構堆疊於該第一導電層上，該第一N型區接觸於該第一導電層，該第一P型區與該第一導電層相距一間隔；一第二結構，其堆疊於該第一結構上，該第二結構具有一第二P型區及一第二N型區，該第二N型區接觸於該第一P型區，該第二P型區接觸於該第二N型區，該第二P型區與該第一P型區相距一間隔，該第二P型 區連接於該電容的電極；以及一第二導電層，其堆疊於該第二結構上，且接觸於該第二P型區，該第二導電層連接於該電容的電極。
12. 如申請專利範圍第11項所述的漏電流防止裝置，其中該電容為一堆疊式電容。
13. 如申請專利範圍第11項所述的漏電流防止裝置，其中該第一導電層與該第二導電層的材料分別為鈦。
14. 如申請專利範圍第11項所述的漏電流防止裝置，其中該電晶體的受控端為一源極或一汲極。
15. 如申請專利範圍第11項所述的漏電流防止裝置，其中該第一結構及該第二結構的材料分別為多晶矽。